一種具有抗輻照功能的寄存器的製作方法
2023-06-25 23:23:31
專利名稱：一種具有抗輻照功能的寄存器的製作方法
一種具有抗輻照功能的寄存器技術領域
本發明屬於微電子集成電路設計領域，如航空電子中的抗輻照加固技術，特別涉及航空專用集成電路基本電路單元的設計。
背景技術：
太空中的高能離子包括重粒子、質子、α粒子、中子等，它們能導致半導體器件發生單粒子效應，嚴重影響到太空飛行器的可靠性和壽命。單粒子效應是指輻射中的高能帶電離子在穿過電子器件敏感區時，能量沉積，產生大量的電子-空穴對，並在漂移過程中分別被 N區和P區所收集，從而產生瞬時脈衝，使器件敏感節點的邏輯狀態受到影響的現象。其中， 造成器件節點產生電平錯誤翻轉的單粒子效應(single event effect, SEE)稱為軟錯誤。
單粒子效應是誘發航天設備發生異常的主要輻射效應之一，隨著電子設備集成度的不斷提高和特徵尺寸的不斷縮小，供給電壓越來越低，臨界電荷越來越小，導致單粒子效應也越來越容易發生。如何解決航空電子器件中的單粒子翻轉問題，成為現在航空電子器件設計中一個關鍵問題。
按照瞬時脈衝的產生位置以及影響，單粒子效應可分為很多種，在集成電路中發生頻率最高的是單粒子瞬時脈衝效應(single event transient, SET)和單粒子翻轉效應 (single event upset, SEU)。瞬時脈衝在組合邏輯路徑上產生並被傳播，稱為SET，SET導致的錯誤邏輯狀態被鎖存器存儲，發生電平翻轉，稱為SEU，直接發生在存儲器件內部的錯誤邏輯狀態翻轉也稱為SEU。
對於SEU和SET效應的抑制，一般採用三模冗餘(Triple Modular Redundancy, TMR)來實現。三模冗餘有很高的抗單粒子翻轉的性能，但是三模冗餘會引起很大面積和延遲開銷。作為抗輻照功能的寄存器單元，雙互鎖單元(Dual Interlocked Storage Cell, DICE)被提出。但是雙互鎖單元沒有辦法抑制SET效應，而且隨著工藝的進步，雙互鎖單元的抗SEU性能減弱，無法滿足非常苛刻的空間環境要求。發明內容
本發明的目的是為了解決現有的抗輻照功能的寄存器單元不能同時抑制SET效應和SEU效應的問題，提出了一種具有抗輻照功能的寄存器。
本發明的技術方案是一種具有抗輻照功能的寄存器，包括一個延遲單元、一個反相器、一個保護門電路、第一鎖存器單元和第二鎖存器單元，其中，所述寄存器具有兩個輸入埠和兩個輸出埠，兩個輸入埠依次為時鐘輸入端和數據輸入端，第一鎖存器單元的時鐘輸入端與反相器的輸入端相連接，作為所述寄存器的時鐘輸入端；保護門電路的第一輸入端和延遲單元的輸入端相連接，作為所述寄存器的數據輸入端；所述延遲單元的輸出端與保護門電路的第二輸入端相連，所述保護門電路的輸出端與第一鎖存器單元的第一輸入端、第二輸入端相連，所述第一鎖存器單元的第一輸出端、第二輸出端分別與第二鎖存器單元的第一輸入端、第二輸入端相連，第二鎖存器單元的時鐘輸入端與反相器的輸出端相連接，第二鎖存器單元的兩個輸出端分別作為所述寄存器的兩個輸出埠。
進一步的，所述延遲單元包括第一反相器、第二反相器和第一三輸入與非門、第二三輸入與非門，其中，第一反相器的輸入端作為所述延遲單元的輸入端，第一反相器的輸出端連接第一三輸入與非門的輸入端，第一三輸入與非門的輸出端連接第二三輸入與非門的輸入端，第二三輸入與非門的輸出端接第二反相器的輸入端，第二反相器的輸出端即為所述延遲單元的輸出端。
進一步的，所述保護門電路包括第一 NMOS管、第二 NMOS管、第一 PMOS管和第二 PMOS管，具體連接方式為第一 PMOS管的源極接外部電源，柵極與第二 NMOS管的柵極相連，作為所述保護門電路的第一輸入端，漏極接第二 PMOS管的源極；第二 PMOS管的柵極與第一 NMOS管的柵極相連，作為所述保護門電路的第二輸入端；第二 PMOS管的漏極與第一 NMOS管的漏極相連，作為所述保護門電路的輸出端；第一 NMOS管的源極與第二 NMOS管的漏極相連，第二 NMOS管的源極接地。
進一步的，所述鎖存器單元包括十個匪OS管m3、m4、m5、m6、m9、mio、mil、ml2、 ml3、ml4，和四個PMOS管ml、m2、m7、m8，具體連接方式為:PM0S管ml的源極接外部電源， 柵極接NMOS管m3的柵極，漏極作為所述鎖存器單元的第一輸出端；PMOS管m2的源極接外部電源，柵極接NMOS管m4的柵極，漏極作為所述鎖存器單元的第二輸出端；NMOS管m3的源極接NMOS管m5的漏極，柵極接PMOS管m7的漏極，漏極接PMOS管ml的漏極；NMOS管m4 的源極接NMOS管m6的漏極，柵極接PMOS管m8的漏極，漏極接PMOS管m2的漏極；NMOS管 m5的源極接地，柵極接NMOS管m4的柵極，漏極接NMOS管m3的源極；NMOS管m6的源極接地，柵極接NMOS管m3的柵極，漏極接NMOS管m4的源極；PMOS管m7的源極接外部電源，柵極接NMOS管m9的柵極，漏極接NMOS管m3的柵極；PMOS管m8的源極接外部電源，柵極接 NMOS管mlO的柵極，漏極接NMOS管m4的柵極；NMOS管m9的源極接NMOS管ml 1的漏極，柵極接NMOS管ml2的柵極，漏極接PMOS管m7的漏極；NMOS管mlO的源極接NMOS管ml2的漏極，柵極接NMOS管mil的柵極，漏極接PMOS管m8的漏極；NMOS管mil的源極接地，柵極接PMOS管ml的漏極，漏極接NMOS管m9的源極；NMOS管ml2的源極接地，柵極接PMOS管 m2的漏極，漏極接NMOS管mlO的源極，NMOS管ml3的源極作為所述鎖存器單元的第一輸入端，柵極與NMOS管ml4的柵極相連接作為所述鎖存器單元的時鐘輸入端，漏極接PMOS管m7 的漏極；NMOS管ml4的源極接PMOS管m8的漏極，漏極作為所述鎖存器單元的第二輸入端。
本發明的有益效果本發明的具有抗輻照功能的寄存器通過發明提出的鎖存器單元結構達到抑制SEU效應的作用，該鎖存器單元內部存在自保護的環路，當一個節點受攻擊時，不會導致邏輯狀態翻轉；通過延遲單元和保護門電路濾波實現抑制SET效應，從而使得本發明的寄存器可以同時抑制SET效應和SEU效應，能夠應用於非常苛刻的空間環境。
圖1為本發明的具有抗輻照功能的寄存器的結構示意圖。
圖2為本發明實施例的延遲單元結構示意圖。
圖3為本發明實施例的保護門電路結構示意圖。
圖4為本發明實施例的鎖存器電路構示意圖。
具體實施方式
下面結合附圖和具體的實施方式對本發明作進一步的闡述。
本發明的具有抗輻照功能的寄存器的結構示意圖如圖1所示，包括一個延遲單元1、一個保護門電路2、一個反相器3、第一鎖存器單元4和第二鎖存器單元5，其中，所述寄存器具有兩個輸入埠和兩個輸出埠，兩個輸入埠依次為時鐘輸入端CLK和數據輸入端D，第一鎖存器單元4的時鐘輸入端與反相器3的輸入端相連接，作為所述寄存器的時鐘輸入端CLK ；保護門電路2的第一輸入端和延遲單元1的輸入端相連接，作為寄存器的數據輸入端D ；所述延遲單元1的輸出端與保護門電路2的第二輸入端相連，所述保護門電路 2的輸出端與第一鎖存器單元4的第一輸入端、第二輸入端相連，所述第一鎖存器單元4的第一輸出端、第二輸出端分別與第二鎖存器單元5的第一輸入端、第二輸入端相連，第二鎖存器單元5的時鐘輸入端與反相器3的輸出端相連接，第二鎖存器單元5的兩個輸出端分別作為所述寄存器的兩個輸出埠 QO和Ql。
在寄存器中，數據輸入信號D和通過延遲單元所產生的信號的延遲形式一起進入保護門電路，保護門電路輸出的信號過濾輸入信號D上的寬度不大於延遲電路延遲時間的電壓瞬態脈衝。
本發明寄存器結構包括的延遲單元、保護門電路和鎖存器單元，可以通過以下技術方案實現。
延遲單元的結構如圖2所示，四個單元串連形成延遲單元，其中反相器INV_1的輸入為延遲單元的輸入IN，反相器INV_1的輸出作為三輸入與非門AND_1的輸入，而三輸入與非門AND_1輸出作為三輸入與非門AND_2的輸入，三輸入與非門AND_2的輸出接反相器 INV_2的輸入，反相器INV_2輸出為整個延遲單元的輸出。仿真表明這裡的延遲單元在具有相同的延遲條件下有更小的面積。
保護門電路結構如圖3所示，有兩個輸入埠和一個輸出埠，兩個輸入埠依次為INO和IN1，輸出埠為OUT。兩個輸入信號經過類似表決的機制產生輸出信號。延遲單元和保護門電路共同組成濾波電路，用來過濾輸入信號上的電壓瞬時脈衝，從而實現抑制SET效應。
保護門電路具體包括兩個NMOS管mnl、mn2和兩個PMOS管mpl、mp2。具體連接關係為PM0S管mpl的源極接外部電源VDD，柵極接NMOS管mn2的柵極作為保護門電路的第一輸入端ΙΝ0，漏極接PMOS管mp2的源極；PMOS管mp2的源極接PMOS管mpl的漏極，柵極接接NMOS管mnl的柵極，作為保護門電路的第二輸入端INl，PMOS管mp2的漏極與NMOS管 mnl的漏極相連，作為保護門電路的輸出端OUT ；NMOS管mnl的源極接NMOS管mn2的漏極； NMOS管mn2的源極接地VSS，漏極接NMOS管mnl的源極。
鎖存器單元包括十個匪05管1113、1114、1115、1116、1119、11110、11111、11112、11113、11114，和四個 皿05管1111、1112、1117、1118，具體連接方式為PM0S管ml的源極接外部電源VDD，柵極接NMOS管 m3的柵極，漏極作為鎖存器單元的第一輸出端OUTO ；PMOS管m2的源極接外部電源VDD，柵極接NMOS管m4的柵極，漏極作為鎖存器單元的第二輸出端OUTl ；NMOS管m3的源極接NMOS 管m5的漏極，柵極接PMOS管m7的漏極，漏極接PMOS管ml的漏極；NMOS管m4的源極接 NMOS管m6的漏極，柵極接PMOS管m8的漏極，漏極接PMOS管m2的漏極；NMOS管m5的源極接地VSS，柵極接NMOS管m4的柵極，漏極接NMOS管m3的源極；NMOS管m6的源極接地VSS，柵極接NMOS管m3的柵極，漏極接NMOS管m4的源極；PMOS管m7的源極接外部電源VDD，柵極接NMOS管m9的柵極，漏極接NMOS管m3的柵極；PMOS管m8的源極接外部電源VDD，柵極接NMOS管mlO的柵極，漏極接NMOS管m4的柵極；NMOS管m9的源極接NMOS管ml 1的漏極， 柵極接NMOS管ml2的柵極，漏極接PMOS管m7的漏極；NMOS管mlO的源極接NMOS管ml2的漏極，柵極接NMOS管mil的柵極，漏極接PMOS管m8的漏極；NMOS管mil的源極接地，柵極接PMOS管ml的漏極，漏極接NMOS管m9的源極；NMOS管ml2的源極接地，柵極接PMOS管m2 的漏極，漏極接NMOS管mlO的源極，NMOS管ml3的源極作為鎖存器單元的第一輸入端IN0， 柵極與NMOS管ml4的柵極相連接作為鎖存器單元的時鐘輸入端CLK，漏極接PMOS管m7的漏極；NMOS管ml4的源極接PMOS管m8的漏極，漏極作為鎖存器單元的第二輸入端INl。
這裡，鎖存器單元內部存在自保護的環路，當一個節點受攻擊時，不會導致邏輯狀態翻轉，因而該鎖存器單元結構可以達到抑制SEU效應的作用，具體可以採用如下過程進行本發明寄存器的實現。
(1)在Cadence ICFB中設計電路結構如圖所示的單元電路，連接關係時鐘輸入信號CLK接反相器的輸入埠和鎖存器電路O的CLK埠，反相器的輸出接鎖存器電路1 的CLK埠，數據輸入信號D接延遲電路的輸入IN和保護門電路的輸入INO，延遲單元的輸出OUT接保護門電路的輸入INl，保護門電路的輸出接鎖存器電路O的輸入INO和INl，鎖存器單元O的輸出OUTO和OUTl分別接鎖存器電路1的輸入INO和INl，鎖存器單元1的輸出OUTO和OUTl分別作為寄存器的兩個輸出端QO和Ql。
(2)利用Spectre進行功能驗證，並根據功耗和其它約束調節每個電晶體的寬長比以滿足實際需要。
(3)根據上面驗證的電路結構在Virtuoso中繪製該電路的版圖，提取寄生參數並進一步驗證其功能。
(4)根據寄生參數和網表進行庫單元的特徵化，進而完成庫單元信息。
(5)利用公開的結構設計完成的庫單元，採用通用的CMOS工藝和設計流程，進行集成電路設計。
本發明提出了一種新的設計加固電路結構，這種設計結構要採用建庫技術，進行基於寄存器結構的庫單元的設計。利用本發明公開的結構設計完成的庫單元採用通用的 CMOS工藝和設計流程進行集成電路的設計。
計算機仿真表明，採用本發明公布的技術，相對於現有的設計加固技術，有更好的抗單粒子效應的性能。
本領域的普通技術人員將會意識到，這裡所述的實施例是為了幫助讀者理解本發明的原理，應被理解為本發明的保護範圍並不局限於這樣的特別陳述和實施例。本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護範圍內。
權利要求
1.一種具有抗輻照功能的寄存器，其特徵在於，包括一個延遲單元、一個反相器、一個保護門電路、第一鎖存器單元和第二鎖存器單元，其中，所述寄存器具有兩個輸入埠和兩個輸出埠，兩個輸入埠依次為時鐘輸入端和數據輸入端，第一鎖存器單元的時鐘輸入端與反相器的輸入端相連接，作為所述寄存器的時鐘輸入端；保護門電路的第一輸入端和延遲單元的輸入端相連接，作為所述寄存器的數據輸入端；所述延遲單元的輸出端與保護門電路的第二輸入端相連，所述保護門電路的輸出端與第一鎖存器單元的第一輸入端、 第二輸入端相連，所述第一鎖存器單元的第一輸出端、第二輸出端分別與第二鎖存器單元的第一輸入端、第二輸入端相連，第二鎖存器單元的時鐘輸入端與反相器的輸出端相連接， 第二鎖存器單元的兩個輸出端分別作為所述寄存器的兩個輸出埠。
2.根據權利要求1所述的寄存器，其特徵在於，所述延遲單元包括第一反相器、第二反相器和第一三輸入與非門、第二三輸入與非門，其中，第一反相器的輸入端作為所述延遲單元的輸入端，第一反相器的輸出端連接第一三輸入與非門的輸入端，第一三輸入與非門的輸出端連接第二三輸入與非門的輸入端，第二三輸入與非門的輸出端接第二反相器的輸入端，第二反相器的輸出端即為所述延遲單元的輸出端。
3.根據權利要求1所述的寄存器，其特徵在於，所述保護門電路包括第一NMOS管、第二 NMOS管、第一 PMOS管和第二 PMOS管，具體連接方式為第一 PMOS管的源極接外部電源，柵極與第二 NMOS管的柵極相連，作為所述保護門電路的第一輸入端，漏極接第二 PMOS管的源極；第二 PMOS管的柵極與第一 NMOS管的柵極相連，作為所述保護門電路的第二輸入端；第二 PMOS管的漏極與第一 NMOS管的漏極相連，作為所述保護門電路的輸出端；第一 NMOS管的源極與第二 NMOS管的漏極相連，第二 NMOS管的源極接地。
4.根據權利要求1所述的寄存器，其特徵在於，所述鎖存器單元包括十個NMOS管m3、 m4、m5、m6、m9、ml0、mll、ml2、ml3、ml4，和四個 PMOS 管 ml、m2、m7、m8，具體連接方式為PM0S 管ml的源極接外部電源，柵極接NMOS管m3的柵極，漏極作為所述鎖存器單元的第一輸出端；PMOS管m2的源極接外部電源，柵極接NMOS管m4的柵極，漏極作為所述鎖存器單元的第二輸出端；NMOS管m3的源極接NMOS管m5的漏極，柵極接PMOS管m7的漏極，漏極接PMOS 管ml的漏極；NMOS管m4的源極接NMOS管m6的漏極，柵極接PMOS管m8的漏極，漏極接 PMOS管m2的漏極；NMOS管m5的源極接地，柵極接NMOS管m4的柵極，漏極接NMOS管m3的源極；NMOS管m6的源極接地，柵極接NMOS管m3的柵極，漏極接NMOS管m4的源極；PMOS管 m7的源極接外部電源，柵極接NMOS管m9的柵極，漏極接NMOS管m3的柵極；PMOS管m8的源極接外部電源，柵極接NMOS管mlO的柵極，漏極接NMOS管m4的柵極；NMOS管m9的源極接NMOS管mil的漏極，柵極接NMOS管ml2的柵極，漏極接PMOS管m7的漏極；NMOS管mlO 的源極接NMOS管ml2的漏極，柵極接NMOS管mil的柵極，漏極接PMOS管m8的漏極；NMOS 管mil的源極接地，柵極接PMOS管ml的漏極，漏極接NMOS管m9的源極；NMOS管ml2的源極接地，柵極接PMOS管m2的漏極，漏極接NMOS管mlO的源極，NMOS管ml3的源極作為所述鎖存器單元的第一輸入端，柵極與NMOS管ml4的柵極相連接作為所述鎖存器單元的時鐘輸入端，漏極接PMOS管m7的漏極；NMOS管ml4的源極接PMOS管m8的漏極，漏極作為所述鎖存器單元的第二輸入端。
全文摘要
本發明公開了一種具有抗輻照功能的寄存器，本發明針對現有的抗輻照功能的寄存器單元不能同時抑制SET效應和SEU效應的問題而提出。本發明的寄存器包括一個延遲單元、一個反相器、一個保護門電路、第一鎖存器單元和第二鎖存器單元。本發明的具有抗輻照功能的寄存器通過鎖存器單元結構達到抑制SEU效應的作用，該鎖存器單元內部存在自保護的環路，當一個節點受攻擊時，不會導致邏輯狀態翻轉；通過延遲單元和保護門電路濾波實現抑制SET效應，從而可以同時抑制SET效應和SEU效應，可以應用於非常苛刻的空間環境。
文檔編號G11C11/412GK102522114SQ20111043555
公開日2012年6月27日 申請日期2011年12月22日 優先權日2011年12月22日
發明者劉輝華, 周婉婷, 戴然, 李磊, 饒全林, 高園林 申請人:電子科技大學