具有pin二極體隔離的高壓電阻器的製作方法
2023-06-02 00:04:21
專利名稱：具有pin二極體隔離的高壓電阻器的製作方法
技術領域：
本發明涉及半導體器件領域，並且特別地，涉及一種具有PIN 二極體隔離的高壓電阻器。
背景技術：
半導體集成電路(IC)工業經歷了快速的發展。IC材料和設計的技術進步產生了多代1C，其中，每一代都比前一代具有更小且更複雜的電路。然而，這些進步增加了處理和製造IC的複雜度並且對於將要實現的進步來說，需要IC處理和製造的類似開發。在IC發展的過程中，功能密度(即，每晶片面積互連器件的數量)普遍增大，同時幾何尺寸(即，可使用製造工藝創造的最小部件)減小。
可以在半導體晶片上製造各種類型的無源電路部件。例如，電阻器可以形成為晶片上的無源電路部件。一些應用要求這些電阻器耐高壓(例如，高達幾百伏的電壓)。然而，傳統的高壓電阻器可在到達足夠高的電壓之前經歷器件擊穿問題。例如，傳統的高壓電阻器可以依賴於使用P/N結來抵抗擊穿電壓。通過摻雜濃度來限制結擊穿，這在傳統的高壓電阻器中還沒有被優化。因此，雖然現有的高壓電阻器件通常足以用於它們所需的目的，但它們還不能完全滿足每個方面。
發明內容
考慮到上述問題，根據本發明的一個方面，提供了一種半導體器件，包括襯底；第一摻雜區域，設置在襯底中；第二摻雜區域，設置在襯底中，第二摻雜區域與第一摻雜區域進行相反的摻雜；第三摻雜區域，設置在襯底中並且在第一摻雜區域與第二摻雜區域之間，第三摻雜區域具有比第一摻雜區域和第二摻雜區域低的摻雜濃度等級；絕緣器件，設置在第一摻雜區域的一部分之上；以及電阻器，設置在絕緣器件之上。其中，第一摻雜區域、第二摻雜區域和第三摻雜區域總體形成PIN 二極體。其中襯底為P型襯底；第一摻雜區域包括N型摻雜阱；第二摻雜區域包括P型摻雜阱；以及第三摻雜區域包括輕摻雜N型本徵區域和輕摻雜P型本徵區域中的一種。其中，第三摻雜區域為外延層的部分。其中，第三摻雜區域具有範圍在大約40微米至大約70微米之間的寬度。其中電阻器包含多晶矽材料；以及絕緣器件包含電介質材料。其中，電阻器為伸長結構，並且具有之字形狀、正方形狀和螺旋形狀中的一種。該半導體器件還包括設置在電阻器之上的互連結構，互連結構包括第一接觸部，電連接至第一摻雜區域；第二接觸部，電連接至電阻器中設置在電阻器的第一末端和第二末端之間的部分；以及導線，將第一接觸部和第二接觸部電連接在一起。其中，電阻器的部分大約位於電阻器的中點處。根據本發明的另一方面，提供了一種高壓半導體器件，包括襯底；PIN 二極體結構，形成在襯底中，PIN 二極體包括位於第一摻雜阱和第二摻雜阱之間的本徵區域，其中，第一摻雜阱和第二摻雜阱具有相反的摻雜極性，並且每一個都具有比本徵區域大的摻雜濃度等級；絕緣結構，形成在第一摻雜阱的一部分之上；伸長電阻器件，形成在絕緣結構之上，電阻器件具有分別設置在電阻器件的相對端處的第一部分和第二部分；以及互連結構，形成在電阻器件之上，互連結構包括第一接觸部，電連接至第一摻雜阱；第二接觸部，電連接至電阻器中位於第一部分和第二部分之間的第三部分；和導線，將第一接觸部和第二接觸部電連接在一起。其中，本徵區域具有範圍在大約40微米至大約70微米之間的橫向尺寸。其中，電阻器件包含多晶矽材料。其中，電阻器件具有之字形狀、正方形狀和螺旋形狀中的一種。其中，電阻器件的第三部分大約位於電阻器件的中點處。 根據本發明的再一方面，還提供了一種製造高壓半導體器件的方法，包括在襯底中形成本徵區域；在襯底中形成第一摻雜阱；第一摻雜阱被形成為與本徵區域相鄰並具有大於本徵區域的摻雜濃度等級；在襯底中形成第二摻雜阱，第二摻雜阱與第一摻雜阱進行相反的摻雜並具有大於本徵區域的摻雜濃度等級，其中，本徵區域設置在第一摻雜阱和第二摻雜阱之間；在第一摻雜阱之上形成隔離結構；以及在隔離結構之上形成電阻器。其中，形成本徵區域包括執行外延工藝以在襯底之上形成外延層；以及將外延層圖樣化為多個部分，其中一個部分為本徵區域。其中，使用離子注入工藝來執行形成本徵區域。其中以使得本徵區域具有範圍在大約40微米至大約70微米之間的橫向尺寸的方式來執行形成本徵區域；以及本徵區域以及第一摻雜阱和第二摻雜阱總體構成PIN 二極
管結構。該方法還包括在電阻器之上形成互連結構，其中，形成互連結構包括形成電連接至第一摻雜阱的第一接觸部；形成電連接至電阻器的部分的第二接觸部；以及形成電連接至第一接觸部和第二接觸部的導線。其中，電阻器的部分位於電阻器的中點附近。
當結合附圖閱讀時，從以下詳細描述中更好地理解本公開的各個方面。應該強調的是，根據工業的標準實踐，各種部件沒有按比例繪製。實際上，為了討論的清楚，各種部件的尺寸可以任意增加或減小。圖I是示出根據本公開的各個方面的用於製造高壓半導體器件的方法的流程圖；圖2是至圖8是根據本公開的各個方面的處於製造各個階段的一部分晶片的示意性部分截面側視圖；圖9是根據本公開的可選實施例的處於製造階段的一部分晶片的示意性部分截面側視圖；圖10至圖13分別是根據本公開的各個方面的高壓電阻器的不同實施例的簡化頂視圖；圖14是示出根據本公開的各個方面的高壓N阱的擊穿電壓對電偏壓的關係的示圖；圖15是示出根據本公開的各個方面的擊穿電壓對輕摻雜本徵區域之間的關係的示圖。
具體實施例方式應該理解，以下公開提供了許多不同的用於實施本發明不同特徵的實施例或實例。以下描述了部件和配置的具體實例以簡化本公開。當然，這些僅僅是實例並且不用於限制的目的。此外，以下描述中第一部件在第二部件之上或上形成可以包括第一和第二部件被形成為直接接觸的實施例，並且還可以包括可形成附加部件夾置第一和第二部件使得第一和第二部件沒有直接接觸的實施例。對於簡化和清晰的目的，可以以不同的比例任意繪製各種部件。圖I示出了根據本公開各個方面的方法10的流程圖。方法10開始於框12，其中，在襯底中形成本徵區域。方法10繼續到框14，其中，在襯底中形成第一摻雜阱，第一摻雜區域被形成為與本徵區域相鄰並具有比本徵區域高的摻雜濃度等級。方法10繼續到框 16，其中，在襯底中形成第二摻雜阱，第二阱與第一摻雜阱進行相反的摻雜並具有比本徵區域高的摻雜濃度等級，其中，本徵區域設置在第一和第二摻雜阱之間。方法10繼續到框18，其中，將隔離結構形成在第一摻雜阱之上。方法10繼續到框20，其中，電阻器形成在隔離結構之上。圖2至圖8是根據本公開實施例的處於各製造階段的半導體晶片的各個部分的示意性截面側視圖。應該理解，為了更好地理解本公開的發明概念而簡化了圖2至圖8。參照圖2，示出了襯底30的一部分。襯底30摻雜有諸如硼的P型摻雜物。在另一實施例中，襯底30可以摻雜有諸如磷或砷的N型摻雜物。襯底30還可以包括另一種適當的基本半導體材料，諸如金剛石或鍺；適當的化合物半導體，諸如碳化矽、砷化銦或磷化銦；或者適當的合金半導體，諸如談話娃鍺、磷化鎵砷或磷化鎵銦。通過本領域已知的離子注入工藝在襯底30的一部分中形成埋入阱35。埋入N阱可通過注入工藝來形成，其中，注入工藝具有範圍從大約lX1012atom/cm2至大約2X1012atom/cm2的劑量。應該理解，在執行注入工藝之前，可以在襯底的上表面之上形成圖樣化的光刻膠層。圖樣化的光刻膠層用作注入工藝期間的掩模。埋入阱35被形成為具有與襯底30相反的摻雜極性。在所示實施例中，埋入阱35為N型摻雜，這是因為襯底30為P型襯底。在另一實施例中，襯底30為N型襯底，埋入阱35為P型摻雜。執行外延生長工藝40以在襯底30的上方和埋入阱35的上方形成外延層45。外延層45在一個實施例中可以為N型摻雜，而在另一實施例中可以為P型摻雜。外延層45具有輕或低摻雜濃度等級。在一個實施例中，外延層45具有範圍在大約5 X 1013atom/cm3至大約5X 1015atom/cm3的摻雜濃度等級。在一個實施例中，外延生長工藝40為N型外延工藝，以及所得到的外延層45具有大約45歐姆-釐米的電阻率。現在，參照圖3，在襯底30中形成高壓摻雜阱50。通過本領域已知的離子注入工藝來形成高壓摻雜阱50。例如，高壓摻雜阱50可通過注入工藝來形成，其中，注入工藝具有範圍從大約3X 1012atom/cm2至大約4X 1012atom/cm2的劑量。可以在埋入講35的上方形成圖樣化的光刻膠層(未示出)作為注入工藝期間的掩模。以與埋入阱35相同的摻雜極性(與襯底30的極性相反)來摻雜高壓摻雜阱50。此外，以環繞埋入阱35的方法形成高壓摻雜阱50。應該理解，在一些實施例中，可以認為埋入阱35是高壓摻雜阱50的一部分，或者認為它們共同形成N型摻雜區域。現在，參照圖4，在襯底中形成摻雜阱60。以與襯底30相同的摻雜極性來對摻雜阱60進行摻雜 。因此,在所示實施例中,摻雜阱60被形成為P阱。在形成摻雜阱60之後，外延層45現在被劃分為部分45A，其還可以被稱為外延區域。每個外延區域45都設置在高壓摻雜阱50 (在所示實施例中為N型)與摻雜阱60 (在所示實施例中為P型)之間。通過高壓摻雜阱50、外延區域45和摻雜阱60來形成PIN 二極體。PIN 二極體是具有設置在P型區域和N型區域之間的輕摻雜本徵區域的二極體。P型和N型區域通常是重摻雜的，因為它們可用於歐姆接觸。輕摻雜本徵區域使得PIN 二極體更加適合於高壓應用，這將在稍後進行詳細描述。在所示實施例中，外延區域45具有比高壓摻雜阱50和摻雜阱60低的摻雜濃度等級。因此，高壓摻雜阱50用作重摻雜N型區域，摻雜阱60用作重摻雜P型區域，以及外延區域45用作PIN 二極體的輕摻雜本徵區域。現在，參照圖5，隔離結構80、81形成在外延區域45之上，以及隔離結構82形成在高壓摻雜阱50之上。隔離結構80至82可包括電介質材料。隔離結構82具有厚度90。在一個實施例中，厚度90在大約O. 2微米(um)至大約Ium的範圍內。在圖5所示的實施例中，隔離結構80至82為矽的局部氧化(LOCOS)器件(也被稱為場氧化層)。可使用氮化物掩模以及通過掩模開口熱生長氧化物材料來形成LOCOS器件。可選地，隔離結構80至82可包括淺溝槽隔離(STI)器件或深溝槽隔離(DTI)器件。此後，限定電晶體的有源區域，並且形成電晶體器件(未示出)。例如，這些電晶體器件可以為場效應電晶體(FET)器件，並且可包括源極/漏極區域和柵極結構。源極/漏極區域可以為形成在襯底30或摻雜阱中的摻雜區域，以及柵極結構可包括多晶矽柵極結構或金屬柵極結構。這些柵極結構可被稱為低壓(LV)柵極結構，因為它們被設計為處理高達幾伏的電壓。現在，參照圖6，在隔離結構82之上形成電阻器件100。電阻器件100具有伸長和彎曲形狀。在一個實施例中，電阻器件100具有之字(或S)形狀。在另一實施例中，電阻器件100具有螺旋形狀。在又一實施例中，電阻器件100具有正方形狀。以下將參照圖10至圖13更加清楚地看到這些形狀，這些附圖示出了電阻器件100的各個實施例的頂視圖。在圖6所示的截面圖中，電阻器件100以多個電阻器塊100A至100G出現。然而，應該理解，這些電阻器塊100A至100G實際上是伸長電阻器件的部分。在一個實施例中，電阻器件100包括多晶矽材料，並且因此可以被稱為多晶矽電阻器。多晶矽電阻器100被設計為處理高壓，例如大於約100伏特的電壓，並且可以高達幾百伏特。因此，多晶矽電阻器100還可以被稱為高壓器件。在這種情況下，可以在形成其他高壓多晶矽柵極的同時形成多晶矽電阻器100。換句話說，可使用與形成其他高壓多晶矽柵極相同的工藝來形成多晶矽電阻器100。此後，重摻雜區域110、111被形成在高壓摻雜阱50的上表面處並與隔離結構80相鄰。在所示實施例中，重摻雜區域110、111分別形成在隔離結構80-82和81-82之間。可通過一個或多個離子注入工藝來形成重摻雜區域110、111。重摻雜區域110、111具有與高壓摻雜阱50相同的摻雜極性(在這種情況下為N型)，但具有更高的摻雜濃度。重摻雜區域110、111具有範圍在大約I X 1019atom/cm3至大約I X 102°atom/cm3的摻雜濃度等級。現在，參照圖7，在隔離結構80-82、重摻雜區域110-111和電阻器件100的上方形成互連結構150。互連結構150包括多個圖樣化電介質層和導電層，其在電路、輸入/輸出以及各種摻雜部件(例如，高壓摻雜阱50)之間提供互連(例如，配線)。更具體地，互連結構150可包括多個互連層(也被稱為金屬層)。每個互連層都包括多個互連部件(也被稱為金屬線)。金屬線可以為鋁互連線或銅互連線，並且可包括諸如鋁、銅、鋁合金、銅合金、鋁/矽/銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或它們的組合的導電材料。可通過包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺射、電鍍或它們的組合的工藝來形成金屬線。互連結構150包括在互連層之間提供隔離的層間電介質(ILD)。ILD可包括諸如低k材料或氧化物材料的電介質材料。互連結構150還包括在不同的互連層和/或襯底上的部件(諸如高壓摻雜阱50或電阻器件100)之間提供電連接的多個接觸部(contact)。作為互連結構的一部分，接觸部160形成在重摻雜區域110上。如此，接觸部160 電連接至重摻雜區域110，並因此電連接至高壓摻雜阱50。可通過接觸部160向高壓摻雜阱50施加電偏壓。同時，另一接觸部161形成在電阻器件的部分(segment) 100D上。部分100D位於電阻器件100的兩個相對末端(例如，100A和100G)之間，並且位於電阻器件100的中點處或附近。電阻器件的中點是電阻器件上與兩個相對末端等距的點。作為實例，如果電阻器件100具有沿著電阻器件的所有線圈或匝測量的總長度L，則電阻器件100的中點是遠離兩個末端O. 5XL的點。器件的阻抗是器件長度、寬度、高度和材料的函數。因此，在電阻器件100具有相對均勻的寬度、高度和材料組成的實施例中，中點兩側電阻器件的部分電阻為O. 5X(電阻器件的總阻抗)。根據基爾霍夫定理，電壓=電流X阻抗。因此，由於電流保持固定，所以電壓與阻抗呈線性變化。這意味著電阻器件中點處的電壓為大約
O.5 X (Vhigh-Vlw)，其中，Vhigh被定義為一個末端處的高壓，以及V1ot被定義為一個末端處的低壓(其通常為電接地)。在本實施例中，部分100D(連接至接觸部161)在電阻器件100的中點的O. IXL內，其中，L=電阻器件的總長度。換句話說，該部分可以位於距離中點處或者距離中點不大於O. I XL。這種關係的另一種表示是部分100D與末端100A或末端100G之間的距離在大約O. 4XL至大於O. 6XL的範圍內。互連結構150包括電連接至接觸部160和接觸部161的金屬線(或互連線)170。以這種方式，高壓摻雜阱50電偏壓至與電阻器件的部分100D相同的電壓。換句話說，部分100D處的電壓(其為施加給電阻器件100的一個末端的電壓的百分比)將為高壓摻雜阱50處的電壓。這種類型的偏壓方案提供了稍後將詳細討論的各種優點。現在，參照圖8，電阻器件的末端100A連接至終端200，以及電阻器件的末端100G連接至終端201。終端200和201包括諸如Al或Cu或者它們的組合的導電材料。終端200和201可以通過一個或多個對應的接觸部和/或金屬線(為了簡化的目的，在這裡沒有必要詳細示出)電連接至末端100A和100G。終端200、201還可以直接形成在電阻器件100的上方或者不直接形成在電阻器件100的上方。終端200和201用作電阻器件100的電輸入/輸出點(或接入點)。例如，高壓(幾百伏特的等級)可以被施加給終端200，而終端201可以接地。反之亦然，高壓可以被施加給終端201，而終端200可以接地。如上所討論的，部分100D僅表現為終端200或終端201處所施加的高壓的小部分。作為實例，在大約500伏特的電壓被施加給終端201且終端200接地以及部分100D基本位於電阻器件100的中點處的實施例中，部分100D處的電壓為大約250伏特。隨著部分100D的位置遠離中點並朝向末端100A或100G移動，部分100D處所測量的電壓將偏離250伏特。在Vhigh被施加給終端200、201中的一個且另一個終端接地，以及部分100D的位置在遠離電阻器件中點O. IXL的範圍內的實施例中，部分100D處的電壓將在大約O. 4XVhigh至大約O. 6 X Vhigh的範圍內，例如大約O. 5 X Vhigho由於重摻雜區域110與部分100D聯繫到一起(因此高壓摻雜阱50與部分100D聯繫到一起)，這意味著高壓摻雜阱50電偏壓至部 分100D處的電壓。換句話說，高壓摻雜阱50電偏壓接近兩個終端200、201之間的電壓差的一半，這在傳統的高壓器件中沒有實現。因此，對於傳統的高壓器件，高壓電位存在於HVNW與電阻器件的一個末端之間。該器件會經受由這種高壓電位所引起的擊穿問題。器件擊穿通常由隔離結構82的厚度90所限制。通常，當Vhigh超過大約470伏特時，傳統的高壓器件會經歷器件擊穿問題。相比較，這裡的本實施例使高壓摻雜阱50電偏壓以具有接近於兩個終端200、201之間的電壓差一半的電壓。如此，該器件可以在發生擊穿之前忍受更高的電壓差，這是因為高壓摻雜阱50處的電壓沒有太不同於Vhigh或VlOT。作為實例，本文的器件在一個實施例中可以容忍大約730伏特的電壓差，因為高壓摻雜阱50被偏壓至大約730伏特的一半(大約為365伏特)。換句話說，該器件僅需要容忍大約365伏特以能夠使大約730伏特的高壓被施加給其一個終端(另一終端接地)。同時，隔離結構的厚度90可以保留為與傳統器件相同，這是因為本文的實施例不需要依賴隔離結構82厚度的增加來提高其對高壓的容忍度。此外，偏壓的高壓摻雜阱50還可以擴展襯底中的耗盡區，這可以進一步提高器件的電性能。這裡由高壓摻雜阱50、外延區域45和摻雜阱60形成的PIN 二極體還有助於增加電阻器件100的擊穿電壓。在傳統的沒有輕摻雜本徵區域(例如，外延區域45)的高壓結構中，在P阱和高壓N阱處形成的P/N結附近集中高電場。這種集中的電場可具有三角形狀，並且可以在小於約100伏特的電壓處引起器件擊穿。相比較，通過摻入外延區域45，本公開的高壓器件可以將電場的形狀改變為更加梯形的形狀。擊穿電壓在電場區域的積分(integral)。至少部分地由於其更大的面積，本文的梯形電場將產生比傳統的三角狀電場更大的積分。如此，增加了擊穿電壓。外延區域45具有寬度170 (橫向尺寸，在所示實施例中水平測量)和高度175 (或深度，在所示實施例中垂直測量)。在一個實施例中，寬度170在大約5um至大約IOOum的範圍內，以及高度175在大約2um至大約6um的範圍內。擊穿電壓的等級為外延區域45的寬度170的函數。儘管所討論的實施例將外延區域45用作PIN 二極體的輕摻雜本徵區域，但其他器件或方法也可以用於形成本徵區域。例如，參照圖9，示出了可選實施例的示意性部分截面圖。根據可選實施例，在形成埋入阱35之後，執行離子注入工藝180來在襯底30中形成輕摻雜區域45A。圖樣化的光刻膠層(未示出)可以形成為注入掩模。在一個實施例中，輕摻雜區域45被形成為與埋入阱35相鄰。輕摻雜區域45可具有N型摻雜極性或P型摻雜極性。在一個實施例中，輕摻雜區域的摻雜濃度等級在從大約5X1013atom/cm3至大約5X 1015atom/cm3的範圍內。注入工藝180在一個實施例中可以為N型摻雜，以及在另一實施例中可以為P型摻雜。注入層180具有輕或低摻雜濃度等級。在一個實施例中，注入層180具有大約5X 1013atom/cm3至大約5 X 1015atom/cm3的範圍內的摻雜濃度等級。此後，可使用上面討論的相同工藝來完成高壓器件的製造。例如，這種附加工藝可包括高壓N阱形成、P阱形成、隔離結構形成、電阻器形成等。為了簡化的目的，不重複這些工藝的討論。還應該理解，可以執行附加製造工藝來完成圖2至圖9所示半導體器件的部分。例如，半導體器件可經受鈍化、晶片驗收測試和晶片切割工藝。為了簡化的目的，在這裡沒有示出和討論這些附加工藝。現在，參照圖10，示出了電阻器件250A的實施例的簡化頂視圖。根據上面討論的本公開的各個方面來形成電阻器件250A。在該實施例中，電阻器件250A具有伸長的之字形狀或S形狀。電阻器件250A具有兩個相對末端260和270。末端260和270分別電連接 至終端280和290。高壓可以施加給終端280，而終端290被接地，反之亦然。因此，通過終端280和290，高壓點位存在於電阻器件250A的兩端。電阻器件250A具有與兩個末端260和270等距的中點300 (根據沿著電阻器250A的距離而不是兩點之間的絕對距離)。根據本公開的各個方面，電阻器件250A下方的高壓N阱可以電連接至中點300或與其接近(例如，在電阻器件250A的總長度的10%內)。如上所討論的，這種結構使得電阻器件250A具有更好的擊穿性能，其可以在發生擊穿之前忍受更高的電壓。圖11示出了電阻器件250B的實施例的另一簡化頂視圖。根據上面討論的本公開的各個方面形成電阻器件250B。在該實施例中，電阻器件250B具有伸長的正方形狀。電阻器件250B具有兩個相對末端330和340。末端330和340分別電連接至終端350和360。高壓可以施加給終端350，而終端360被接地，反之亦然。因此，通過終端350和360，高壓點位存在於電阻器件250B的兩端。電阻器件250B具有與兩個末端350和360等距的中點370 (根據沿著電阻器250B的距離而不是兩點之間的絕對距離)。根據本公開的各個方面，電阻器件250B下方的高壓N阱可以電連接至中點370或與其接近(例如，在電阻器件250B的總長度的10%內)。由於與上面參照圖6所討論的類似原因，這種結構使得電阻器件250B具有更好的擊穿性能。圖12示出了電阻器件250C的實施例的另一簡化頂視圖。根據上面討論的本公開的各個方面形成電阻器件250C。在該實施例中，電阻器件250C具有伸長的螺旋形狀。電阻器件250C具有兩個相對末端410和420。末端410和420分別電連接至終端430和440。高壓可以施加給終端430，而終端440被接地，反之亦然。因此，通過終端430和440，高壓點位存在於電阻器件250C的兩端。電阻器件250C具有與兩個末端410和420等距的中點450 (根據沿著電阻器250C的距離而不是兩點之間的絕對距離)。根據本公開的各個方面，電阻器件250C下方的高壓N阱可以電連接至中點450或與其接近(例如，在電阻器件250C的總長度的10%內)。由於與上面參照圖6所討論的類似原因，這種結構使得電阻器件250C具有更好的擊穿性能。圖13示出了電阻器件250D的實施例的另一簡化頂視圖。根據上面討論的本公開的各個方面形成電阻器件250D。在該實施例中，電阻器件250D具有伸長的之字形狀或S形狀。電阻器件250D具有兩個相對末端460和465。末端460和465分別電連接至終端470和475。高壓可以施加給終端470，而終端475被接地，反之亦然。因此，通過終端470和475，高壓點位存在於電阻器件250D的兩端。電阻器件250D具有與兩個末端460和465等距的中點480 (根據沿著電阻器250D的距離而不是兩點之間的絕對距離)。根據本公開的各個方面，電阻器件250D下方的高壓N阱可以電連接至中點480或與其接近(例如，在電阻器件250D的總長度的10%內)。如上所討論的，這種結構使得電阻器件250D具有更好的擊穿性能，其可以在發生擊穿之前忍受更高的電壓。電阻器件250D具有高壓環形結485。在頂視圖中，高壓環形結485環繞伸長的電阻器件。高壓環形結485包括摻雜區域。在一個實施例中，如上所討論的，摻雜區域是外延區域45或輕摻雜區域45A。因此，高壓環形結485具有環形寬度170 (也在圖8中示出)，其為外延區域45的寬度。圖14是不出擊穿電壓與聞壓N講的偏壓之間的關係的不圖500。不圖500的X軸表示電阻器件下方的高壓N阱處的偏壓量。該偏壓根據高壓N阱與電阻器件的哪個部分相 聯繫而改變。示圖500的Y軸表示擊穿電壓(BV)0例如，在點510處，高壓N阱與電阻器件上距離高壓末端O. IXL的點相聯繫，其中，L =電阻器件的總長度。因此，點510處N阱的偏壓為O. 9XVH，其中，VH =電阻器件兩端的電壓差。由於點510相對於接近末端且相對不接近電阻器件的中點，所以點510處的擊穿電壓不是最佳，在這種情況下稍小於大約400伏特。類似地，在點520處，高壓N阱與電阻器件上距離高壓末端O. 3XL的點相聯繫，並且點520處N阱的偏壓為O. 7XVH。由於點520與510相比更接近電阻器件的中點，所以點520處的擊穿電壓好一些，在這種情況下稍大於約520伏特，雖然其仍然不是最佳的。在點530處，高壓N阱近似與電阻器件的中點相聯繫，並且點530處N阱的偏壓為
O.5XVH。點530處的擊穿電壓基本上是最佳的並且達到大約730伏特。在點540和550處，高壓N阱分別與電阻器件上距離高壓末端O. 7XL和O. 9XL的點相聯繫(或者距離高壓末端O. 3XL和O. I XL)。因此，點540和550處的偏壓分別為
O.3XVH和O. I X VH,點540和550處電阻器件的擊穿性能再次變差。因此，從示圖500中可以看出，當高壓N阱與接近電阻器件的中點相聯繫時，電阻器件趨於達到最佳擊穿性能。圖15是示出擊穿電壓與上面PIN 二極體的輕摻雜本徵區域的寬度之間的關係的示圖600。示圖600的X軸表示源極-漏極電壓(Vds)，其也是這裡所討論高壓電阻器件兩端的電壓。示圖600的Y軸表示源極-漏極電流(Ids)，其也是這裡所討論高壓電阻器件中的電流。如果電阻器件適當地起作用，則Vds和Ids應該具有線性關係，Vds = IdsXR，其中，R是電阻器件的阻抗。然而，如果電阻器件經受了擊穿，則Vds和Ids之間的關係不再是線性的。例如，示圖600包含多個繪製曲線610-615，每一個都表示與PIN 二極體的輕摻雜本徵區域的具體寬度相對應的Vds-Ids曲線的模擬結果。對於繪製曲線610，輕摻雜本徵區域的寬度大約為Oum，意味著輕摻雜本徵區域基本不存在。如圖所示，與繪製曲線610相聯繫的電阻器件經受擊穿，其或者，當Vds為大約75伏特時，Ids開始向上「突出(shoot)」。該擊穿電壓不滿足許多高壓應用。對於繪製曲線611，輕摻雜本徵區域的寬度為大約lOum，當Vds為大約270伏特時，與繪製曲線611相聯繫的電阻器件經受器件擊穿。對於繪製曲線612，輕摻雜本徵區域的寬度為大約20um，當Vds為大約460伏特時，與繪製曲線612相聯繫的電阻器件經受器件擊穿。對於繪製曲線613，輕摻雜本徵區域的寬度為大約30um，當Vds為大約560伏特時，與繪製曲線613相聯繫的電阻器件經受器件擊穿。對於繪製曲線614，輕摻雜本徵區域的寬度為大約40um，當Vds為大約590伏特時，與繪製曲線614相聯繫的電阻器件經受器件擊穿。對於繪製曲線615，輕摻雜本徵區域的寬度為大約70um，當Vds為大約600伏特時，與繪製曲線615相聯繫的電阻器件經受器件擊穿。可以看出，增加輕摻雜本徵區域(例如，圖8的外延區域45)的寬度將增加電阻器件的擊穿電壓。然而，在一些點處，可以達到飽和等級，其中，增加輕摻雜本徵區域的寬度將不會使擊穿電壓提高很多。在圖15所示的實施例中，當輕摻雜本徵區域的寬度在大約40um至大約70um的範圍內時，發生飽和等級。可以根據設計和製造考量來選擇最佳寬度。例如，在一個實施例中，這種寬度可具有足夠大來提供充分的擊穿電壓但同時足夠小來不消耗太多晶片空間的值。上面所討論的實施例提供了比傳統高壓器件優的優點，應該理解，不同的實施例可提供不同的優點，並且對於所有實施例來說不要去具體的優點。一個優點是，通過高壓N阱的適當偏壓，可以大大改進電阻器件的擊穿性能。另一優點是，高壓N阱的偏壓不要求額外的製造工藝並與現有的工藝流程兼容。因此，本文所討論實施例的實施不會增加成本。另一優點在於，通過在P阱和N阱結合輕摻雜本徵區域，形成PIN 二極體。PIN 二極體將擊穿電壓增加到至少高達600伏特。此外，上面所討論的N阱還可以有效地使擊穿電壓加倍(如果電阻器的中點電連接至N阱)。如此，擊穿電壓可以增加到1200伏特。本公開的一個廣泛形式涉及一種半導體器件，包括襯底；第一摻雜區域，設置在襯底中；第二摻雜區域，設置在襯底中，第二摻雜區域與第一摻雜區域進行相反的摻雜;第三摻雜區域，設置在襯底中並且在第一摻雜區域與第二摻雜區域之間，第三摻雜區域具有比第一摻雜區域和第二摻雜區域低的摻雜濃度等級；絕緣器件，設置在第一摻雜區域的一 部分之上；以及電阻器，設置在絕緣器件之上。在一個實施例中，第一、第二和第三摻雜區域總體形成PIN 二極體。在一個實施例中，襯底為P型襯底；所述摻雜區域包括N型摻雜阱；第二摻雜區域包括P型摻雜阱；以及第三摻雜區域包括輕摻雜N型本徵區域和輕摻雜P型本徵區域中的一種。在一個實施例中，第三摻雜區域為外延層的部分。在一個實施例中，第三摻雜區域具有範圍在大約40微米至大約70微米之間的寬度。在一個實施例中，電阻器包含多晶矽材料；以及絕緣器件包含電介質材料。在一個實施例中，電阻器為伸長結構，並且具有之字形狀、正方形狀和螺旋形狀中的一種。在一個實施例中，半導體器件還包括設置在電阻器之上的互連結構，互連結構包括第一接觸，電連接至第一摻雜區域；第二接觸，電連接至電阻器中設置在電阻器的第一末端和第二末端之間的部分；以及導線，將第一接觸和第二接觸電連接在一起。在一個實施例中，電阻器的部分大約位於電阻器的中點處。
本公開的另一廣泛形式涉及一種半導體器件，包括襯底；PIN 二極體結構，形成在襯底中，PIN 二極體包括位於第一摻雜阱和第二摻雜阱之間的本徵區域，其中，第一摻雜阱和第二摻雜阱具有相反的摻雜極性，並且每一個都具有比本徵區域大的摻雜濃度等級；絕緣結構，形成在第一摻雜阱的一部分之上；伸長電阻器件，形成在絕緣結構之上，電阻器件具有分別設置在電阻器件的相對端處的第一部分和第二部分；以及互連結構，形成在電阻器件之上，互連結構包括第一接觸，電連接至第一摻雜阱；第二接觸，電連接至電阻器中位於第一部分和第二部分之間的第三部分；和導線，將第一接觸和第二接觸電連接在一起。在一個實施例中，本徵區域具有範圍在大約40微米至大約70微米之間的橫向尺寸。在一個實施例中，電阻器件包含多晶矽材料。
在一個實施例中，電阻器件具有之字形狀、正方形狀和螺旋形狀中的一種。在一個實施例中，電阻器件的第三部分大約位於電阻器件的中點處。本公開的又一廣泛形式涉及製造半導體器件的方法。該方法包括在襯底中形成本徵區域；在襯底中形成第一摻雜阱，第一摻雜阱被形成為與本徵區域相鄰並具有大於本徵區域的摻雜濃度等級；在襯底中形成第二摻雜阱，第二摻雜阱與第一摻雜阱進行相反的摻雜並具有大於本徵區域的摻雜濃度等級，其中，本徵區域設置在第一摻雜阱和第二摻雜阱之間；在第一摻雜阱之上形成隔離結構；以及在隔離結構之上形成電阻器。在一個實施例中，形成本徵區域包括執行外延工藝以在襯底之上形成外延層；以及將所延層圖樣化為多個部分，其中一個部分為本徵區域。在一個實施例中，使用離子注入工藝來執行形成本徵區域。在一個實施例中，以使得本徵區域具有範圍在大約40微米至大約70微米之間的橫向尺寸的方式來執行形成本徵區域；以及本徵區域以及第一摻雜阱和第二摻雜阱總體構成PIN 二極體結構。在一個實施例中，該方法還包括在電阻器之上形成互連結構，其中，形成互連結構包括形成電連接至第一摻雜阱的第一接觸；形成電連接至電阻器的部分的第二接觸；以及形成電連接至第一和第二接觸的導線。在一個實施例中，電阻器的部分位於電阻器的中點附近。前面概述了多個實施例的部件，使得本領域的技術人員可以更好地理解詳細描述。本領域的技術人員應該理解，他們可以容易地將本公開用作設計和修改用於執行與本文所介紹實施例相同的目的和/或實現相同優點的其他工藝和結構的基礎。本領域的技術人員還應用意識到，這種等效構成沒有背離本公開的精神和範圍，並且他們在不背離本公開的精神和範圍的情況下進行各種改變、替換和變化。
權利要求
1.一種半導體器件，包括 襯底； 第一摻雜區域，設置在所述襯底中； 第二摻雜區域，設置在所述襯底中，所述第二摻雜區域與所述第一摻雜區域進行相反的摻雜； 第三摻雜區域，設置在所述襯底中並且在所述第一摻雜區域與所述第二摻雜區域之間，所述第三摻雜區域具有比所述第一摻雜區域和所述第二摻雜區域低的摻雜濃度等級；絕緣器件，設置在所述第一摻雜區域的一部分之上；以及電阻器，設置在所述絕緣器件之上。
2.根據權利要求I所述的半導體器件，其中，所述第一摻雜區域、所述第二摻雜區域和所述第三摻雜區域總體形成PIN 二極體。
3.根據權利要求I所述的半導體器件，其中 所述襯底為P型襯底； 所述第一摻雜區域包括N型摻雜阱； 所述第二摻雜區域包括P型摻雜阱；以及 所述第三摻雜區域包括輕摻雜N型本徵區域和輕摻雜P型本徵區域中的一種。
4.根據權利要求I所述的半導體器件，其中，所述第三摻雜區域為外延層的部分；所述第三摻雜區域具有範圍在大約40微米至大約70微米之間的寬度。
5.根據權利要求I所述的半導體器件，其中 所述電阻器包含多晶矽材料；以及 所述絕緣器件包含電介質材料。
6.根據權利要求I所述的半導體器件，其中，所述電阻器為伸長結構，並且具有之字形狀、正方形狀和螺旋形狀中的一種。
7.根據權利要求I所述的半導體器件，還包括設置在所述電阻器之上的互連結構，所述互連結構包括 第一接觸部，電連接至所述第一摻雜區域； 第二接觸部，電連接至所述電阻器中設置在所述電阻器的第一末端和第二末端之間的部分；以及 導線，將所述第一接觸部和所述第二接觸部電連接在一起。
8.根據權利要求7所述的半導體器件，其中，所述電阻器的部分大約位於所述電阻器的中點處。
9.一種高壓半導體器件，包括 襯底； PIN 二極體結構，形成在所述襯底中，所述PIN 二極體包括位於第一摻雜阱和第二摻雜阱之間的本徵區域，其中，所述第一摻雜阱和所述第二摻雜阱具有相反的摻雜極性，並且每一個都具有比所述本徵區域大的摻雜濃度等級； 絕緣結構，形成在所述第一摻雜阱的一部分之上； 伸長電阻器件，形成在所述絕緣結構之上，所述電阻器件具有分別設置在所述電阻器件的相對端處的第一部分和第二部分；以及互連結構，形成在所述電阻器件之上，所述互連結構包括 第一接觸部，電連接至所述第一摻雜阱； 第二接觸部，電連接至所述電阻器中位於所述第一部分和所述第二部分之間的第三部分；和 導線，將所述第一接觸部和所述第二接觸部電連接在一起。
10.一種製造高壓半導體器件的方法，包括 在襯底中形成本徵區域； 在所述襯底中形成第一摻雜阱；所述第一摻雜阱被形成為與所述本徵區域相鄰並具有大於所述本徵區域的摻雜濃度等級； 在所述襯底中形成第二摻雜阱，所述第二摻雜阱與所述第一摻雜阱進行相反的摻雜並具有大於所述本徵區域的摻雜濃度等級，其中，所述本徵區域設置在所述第一摻雜阱和所述第二摻雜阱之間； 在所述第一摻雜阱之上形成隔離結構；以及 在所述隔離結構之上形成電阻器。
全文摘要
本發明公開了一種具有PIN二極體隔離的高壓電阻器，其中，提供了一種高壓半導體器件，包括形成在襯底中PIN二極體結構。PIN二極體包括設置在第一摻雜阱和第二摻雜阱之間的本徵區域。第一和第二摻雜阱具有相反的摻雜極性和大約本徵區域的摻雜濃度等級。半導體器件包括形成在第一摻雜阱的一部分之上的絕緣結構。半導體器件包括形成在絕緣結構之上的伸長電阻器件。電阻器件具有分別設置在電阻器件的相對端處的第一和第二部分。半導體器件包括形成在電阻器件之上的互連結構。半導體器件包括電連接至第一摻雜阱的第一接觸以及電連接至電阻器中位於第一和第二部分之間的第三部分的第二接觸。
文檔編號H01L29/06GK102832211SQ20111040634
公開日2012年12月19日 申請日期2011年12月8日 優先權日2011年6月14日
發明者蘇如意, 楊富智, 蔡俊琳, 鄭志昌, 柳瑞興 申請人:臺灣積體電路製造股份有限公司