應力增強的finfet器件的製作方法

2023-06-01 21:36:16

應力增強的finfet 器件的製作方法
【專利摘要】本發明涉及應力增強的finFET器件。具有增強的應變的非平面半導體包括襯底以及形成在所述襯底的表面上的至少一個半導電鰭。柵極疊層形成在所述至少一個半導電鰭的一部分上。應力襯裡形成在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上。所述應力襯裡至少向所述至少一個半導電鰭的溝道區、源極區和漏極區賦予應力。所述溝道區位於所述柵極疊層下方的至少一個半導電鰭中。
【專利說明】應力增強的FINFET器件

【技術領域】
[0001]本發明總體上涉及半導體器件，更具體地，涉及具有增強的應變的finFET器件及其製造方法。

【背景技術】
[0002]隨著集成電路繼續在尺寸上按比例縮小，finFET (鰭式場效應電晶體)正成為用於較小節點(例如22nm節點及超出22nm節點)的有吸引力的器件。在finFET中，溝道由半導體鰭形成，並且柵電極位於鰭的至少兩側上。由於finFET中完全耗盡的有利特徵，與平面MOSFET相比，在finFET中，柵電極控制finFET的溝道的增加的側數目增強了對溝道的控制能力。改善的溝道控制允許在短溝道效應較少的情況下器件尺寸較小，並且允許能夠高速切換的較大電流。與利用相似臨界尺寸的平面MOSFET相比，finFET器件通常具有更快的切換時間、等同或更高的電流密度以及改善得多的短溝道控制。然而，實現這種finFET器件技術的一個主要減分項是應用於這種器件的常規應力元素是無效的。


【發明內容】

[0003]在一個實施例中，公開了一種製造非平面半導體結構的方法。該方法包括:在半導體襯底的表面上形成至少一個半導電鰭。柵極疊層(stack)位於所述至少一個半導電鰭的一部分上。在所述至少一個半導電鰭的多個側壁中的至少每一個側壁上外延生長半導體材料。在外延生長所述半導體材料之後，在所述至少一個半導電鰭中形成源極區和漏極區。在形成所述源極區和漏極區之後，去除所述外延生長的半導體材料。在去除了所述外延生長的半導體材料之後，在所述柵極疊層和所述至少一個半導電鰭的所述多個側壁中的至少每一個側壁之上形成應力襯裡(liner)。所述應力襯裡向所述至少一個半導電鰭的溝道、所述源極區和所述漏極區賦予應力。所述溝道位於所述柵極疊層下方。
[0004]在另一個實施例中，公開了一種非平面半導體。所述非平面半導體結構包括襯底以及形成在所述襯底的表面上的至少一個半導電鰭。柵極疊層形成在所述至少一個半導電鰭的一部分上。應力襯裡形成在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上。所述應力襯裡至少向所述至少一個半導電鰭的溝道區、源極區和漏極區賦予應力。所述溝道區位於所述柵極疊層下方的至少一個半導電鰭中。
[0005]在又一個實施例中，公開了一種集成電路。所述集成電路包括至少一個電晶體。所述至少一個電晶體包括襯底以及形成在所述襯底的表面上的至少一個半導電鰭。柵極疊層形成在所述至少一個半導電鰭的一部分上。應力襯裡形成在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上。所述應力襯裡至少向所述至少一個半導電鰭的溝道區、源極區和漏極區賦予應力。所述溝道區位於所述柵極疊層下方的至少一個半導電鰭中。
[0006]在再一個實施例中，公開了一種製造非平面半導體結構的方法。該方法包括:在半導體襯底的表面上形成至少一個半導電鰭。柵極疊層位於所述至少一個半導電鰭的一部分上。使用等離子體摻雜工藝摻雜所述至少一個半導電鰭的至少一部分。所述等離子體摻雜在所述至少一個半導電鰭中形成源極區和漏極區。在所述等離子體摻雜之後，在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上形成應力襯裡，所述應力襯裡向所述至少一個半導電鰭的溝道、所述源極區和所述漏極區賦予應力，其中所述溝道位於所述柵極疊層下方。

【專利附圖】

【附圖說明】
[0007]附圖用於進一步示例根據本發明的各種實施例並用於解釋根據本發明的各種原理和所有優點，在附圖中貫穿單獨的視圖相似的附圖標記表示相同或功能上相似的要素，並且附圖與下面的詳細描述一起被併入說明書中並且形成說明書的一部分，在附圖中:
[0008]圖1是根據本發明的一個實施例包括多個半導電鰭的半導體結構的等距圖(isometric view)；
[0009]圖2是根據本發明的一個實施例包括形成在所述多個半導電鰭之上的柵極疊層的所述半導體結構的等距圖；
[0010]圖3是根據本發明的一個實施例包括圍繞柵極疊層形成的間隔物(spacer)的所述半導體結構的等距圖；
[0011]圖4是根據本發明的一個實施例包括在生長於所述多個半導電鰭上的外延生長的半導體材料的所述半導體結構的等距圖；
[0012]圖5是根據本發明的一個實施例、在去除了所述外延生長的半導體材料並且在所述多個半導電鰭的每一個中形成了源極區/漏極區之後的所述半導體結構的等距圖；
[0013]圖6是根據本發明的一個實施例、包括被設置在所述多個鰭以及包括所述間隔物的柵極疊層之上的應力誘導材料的所述半導體結構的等距圖；
[0014]圖7是根據本發明的一個實施例、在蝕刻了所述應力誘導材料從而在所述多個鰭以及包括所述間隔物的柵極疊層之上形成應力襯裡之後的所述半導體結構的等距圖；
[0015]圖8是示出根據本發明的一個實施例用於製造具有增強的應力的非平面半導體結構的方法的一個例子的操作流程圖；並且
[0016]圖9是用於半導體設計、製造和/或測試的設計過程的流程圖。

【具體實施方式】
[0017]根據一個或多個實施例，公開了形成具有增強的應變的非平面半導體結構的方法和結構。應當理解，關於具有絕緣體上半導體(SOI)晶片的給定示例性架構來描述各種實施例；然而，其它架構、結構、襯底材料以及工藝特徵和步驟可以在本發明的範圍內變化。
[0018]現在參考附圖，在附圖中，相似的附圖標記代表相同或相似的要素，圖1示出了初始半導體結構102的等距圖。結構102包括襯底104，多個半導體鰭106覆在襯底104上。儘管示出了三個鰭106，但是應當理解，所述多個鰭106可以是任何數量的鰭。也應當注意，即使後面的圖僅示例出了晶片的單個finFET區域的結構，但是後面的討論也適用於晶片的多個finFET區域。
[0019]在一個實施例中，襯底104包括掩埋氧化物層(BOX)、矽(Si)、矽鍺(SiGe)和/或類似物。鰭106中的每一個包括諸如但不限於矽(Si)的絕緣體上半導體(SOI)材料108。然而，在另一個實施例中，襯底104是體半導體材料。在一個實施例中，鰭106包括形成在每個鰭的頂面上的絕緣體材料(未示出)。所述絕緣體材料可以是例如用作硬掩膜或蓋層的氧化物。
[0020]在各種實施例中，鰭106可以通過使用例如常規沉積工藝沉積SOI材料108和可選的絕緣體材料而形成，所述沉積工藝例如是(但不限於)化學氣相沉積(CVD)。一旦沉積了材料104、108，就可以進行構圖工藝以形成鰭106。例如，可以利用光刻和蝕刻工藝，在該工藝中施加、曝光並且顯影抗蝕劑。然後根據抗蝕劑圖形向下蝕刻SOI材料108和可選的氧化物直到襯底104的BOX層(未示出)。在另一個實施例中，也可以利用側壁圖像轉移(SIT)工藝。然而，也可以應用其它形成鰭106的方法。
[0021]圖2示出了在施加柵極疊層210之後的圖1的結構的等距圖。在一個實施例中，通過沉積薄的柵極電介質保形(conformal)層和厚的柵極導體材料層和氮化物層，實現圖2的結構。然後，施加、曝光和顯影抗蝕劑。然後，根據構圖的抗蝕劑，相對於鰭106和可選的鰭蓋層而選擇性地蝕刻柵極電介質層、柵極導體層和氮化物層。該蝕刻形成了分立的(discrete)柵極疊層210，柵極疊層210包括柵極電介質層212、柵極導體214和蓋層216。應當注意，也可以應用用於形成柵極疊層的其它方法。例如，也可以利用替代金屬柵工藝來形成柵極疊層210。此外，在其它實施例中，柵極疊層210包括與圖2所示的結構不同的結構。
[0022]圖3是示例向圖2的結構添加間隔物318的等距圖。這些間隔物318通過一種或多種間隔物形成技術形成在柵極疊層210和鰭106 (以及可選的蓋層)二者上。例如，可以各向同性地沉積絕緣材料(例如，氧化矽、氮化矽、氧氮化矽、以及高k電介質材料等)的保形層，之後進行對該材料的各向異性蝕刻(例如，反應離子蝕刻(RIE))，從而至少在柵極疊層210的兩側上形成間隔物318，如圖3所示。
[0023]圖4的等距圖，示例出對圖3的結構進行了外延合併(merge)處理而在每個鰭106的半導體材料108 (例如矽)內形成源極區/漏極區之後的圖3的結構。在該實施例中，在每個鰭106的頂面和側壁上外延生長諸如(但不限於)矽鍺(SiGe)的半導體材料420。例如，選擇性外延工藝可以用於在鰭的暴露Si表面上生長SiGe420。該選擇性外延工藝不在諸如氮化物或氧化物的電介質層上生長SiGe420。因此，在鰭106在其頂面上包括硬掩膜或蓋層的實施例中，SiGe420僅生長在鰭106的側壁上。
[0024]在一個實施例中，外延生長的SiGe材料420通過注入而被摻雜，在SiGe外延工藝期間被原位摻雜，或者通過其它可應用的技術而被摻雜，其中η型物類(species)(例如磷或砷)被用於η-finFET區域，並且P型物類(例如，硼)被用於p_finFET區域。然後可以進行高溫退火以激活鰭106的源極-漏極區中的摻雜劑。N型物類(例如，磷或砷)以及P型物類(例如硼)的從SiGe外延向鰭106中的擴散分別形成了 N+和P+源極/漏極區。應當注意，在對pfinFET區域進行摻雜時，掩蔽n-f inFET區域，反之亦然。還應當注意，在另一個實施例中，不需要外延生長工藝。例如，源極/漏極區可以利用等離子體摻雜和隨後的退火而在每個鰭106中形成。
[0025]圖5是等距圖，示例出在進行了 SiGe去除處理並且形成了鰭102的源極/漏極區522,524之後的圖4的結構。在一個實施例中，該SiGe去除處理對於鰭106的半導體材料(例如矽)是選擇性的。例如，可以利用反應離子蝕刻(RIE)來從所述結構去除SiGe420。反應離子蝕刻(RIE)是等離子體蝕刻的一種形式，其中在蝕刻期間，要蝕刻的表面被置於RF供電的電極上。此外，在RIE期間，要蝕刻的表面具有使從等離子體提取的蝕刻物類朝向表面加速的電勢，其中在與所述表面垂直的方向上發生化學蝕刻反應。應當注意，也可以應用用於選擇性去除SiGe的其它技術。
[0026]在鰭106包括可選的硬掩膜或蓋層的實施例中，在RIE處理期間，鰭106被該層掩蔽。在去除了 SiGe420之後，作為替代金屬柵工藝的一部分，蝕刻掉所述蓋層。例如，如果在鰭106上利用蓋層，則在上面討論的柵製造工藝期間形成替代(偽)柵極疊層。在去除了 SiGe420之後，還與鰭的在間隔物318之間的部分上的蓋層一起去除該替代柵極。然後在替代柵極被去除時產生的腔內與上面討論的處理相似地形成金屬柵極。在序列號為13/277.956 (現在的美國專利 N0.)、名稱為 「Bulk Fin-Field Effect Transistors WithWell Defined Isolat1n」的共同擁有的美國專利申請中給出了進行替代金屬柵極製造方法的一個例子，該美國專利申請被併入本申請中。
[0027]圖6是等距圖，示例出在圖5的結構之上形成/沉積了應力誘導襯裡材料之後的圖5的結構。在一個實施例中，應力襯裡形成包括在所述結構的表面上以及鰭106和包括間隔物318的柵極疊層210上方/周圍形成應力誘導膜626，如圖6所示。應力誘導膜626可以是在P溝道器件上誘導壓應力的壓應力誘導膜或者在η溝道器件上誘導張應力的張應力誘導膜。
[0028]張應力誘導膜可以是在下伏(underlying)的結構上產生張應力的電介質膜。例如並且在一個實施例中，張應力誘導膜可以是拉伸的氮化矽膜。張應力誘導膜可以在從400°C到600°C的範圍內的溫度下通過等離子體增強的化學氣相沉積(PECVD)或高密度等離子體化學氣相沉積(HDPCVD)形成。
[0029]可以採用的壓應力誘導膜包括在下伏的結構上產生壓應力的電介質材料，諸如例如TaN、TiN、WN、MoN、NbN、ReN或其組合的難熔金屬氮化物。在一些實施例中，壓應力誘導膜由壓縮的氮化物構成。壓應力誘導膜可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、等離子體增強的化學氣相沉積(PECVD)或高密度等離子體化學氣相沉積(HDPCVD)形成。
[0030]一旦沉積了應力誘導膜626,則進行蝕刻處理以蝕刻掉應力誘導膜626的一些部分，從而形成構圖的應力產生襯裡728，如圖7中所示。應力襯裡728形成在每個鰭106的側壁和頂面、鰭106之間的襯底104的暴露表面、柵極間隔物318、以及柵極疊層210的任何暴露表面上方/上。如果硬掩膜或蓋層形成在鰭106的頂上，則應力襯裡728形成在該掩膜/層上方/上。應力襯裡728在鰭106的源極/漏極區522、524以及柵極疊層210下方的每個鰭的溝道上賦予壓應力/張應力。因此，由於應力襯裡728包裹鰭106周圍，所得到的結構包括被耦合到溝道的增強的應力，這提供了改善的載流子遷移率。
[0031]在一個實施例中，可以利用包括氮化矽的單個應力襯裡728來提供張應變或壓應變。應變的量值的類型可以通過改變諸如溫度的沉積條件來調整。然而，在其它實施例中，可以在p-finFET和n-finFET區域上形成不同的應力襯裡。例如，在為p-finFET (或n-f inFET)區域形成壓(或張)應力襯裡之後,在p-finFET (或n-finFET)區域上形成阻擋掩膜(block mask) ο採用諸如幹法蝕刻的蝕刻工藝來從未被阻擋掩膜保護的n-f inFET(或p-finFET)區域去除壓應力襯裡。與上面類似地在n-finFET (或p-finFET)區域之上形成張(或壓)應力誘導應力襯裡。應當注意，使用上述工藝可以在壓(或張)應力誘導膜之前形成張(或壓)應力誘導膜。此外，可以在任何應力誘導膜被沉積之前首先在finFET區域之上採用掩膜。在該實施例中，僅僅未掩蔽的finFET區域被所述膜覆蓋。還應當注意，也可以應用用於形成應力誘導膜的其它技術。
[0032]圖8是示例出製造具有增強的應變的非平面半導體結構的方法的操作流程圖。圖8的操作流程圖開始於步驟802並且直接轉到步驟804。在步驟804，在半導體襯底104的表面上形成多個半導體鰭106。柵極疊層210位於每個半導體鰭106的一部分上。在步驟806，在所述多個鰭106中的每一個鰭的多個側壁中的至少每一個側壁上外延生長半導體材料420。在外延生長半導體材料420之後，在步驟808，在所述多個鰭106的每一個中形成源極區和漏極區522、524。在步驟810，相對於所述多個鰭106選擇性地去除外延生長的半導體材料420。在去除了外延生長的半導體材料420之後，在步驟812，在所述多個鰭106中的每一個鰭的多個側壁中的至少一個側壁之上以及柵極疊層210之上形成至少一個應力誘導襯裡728。所述至少一個應力誘導襯裡728向位於柵極疊層210下方的所述多個半導體鰭106中的每一個半導體鰭的溝道區賦予應力。控制流在步驟814退出。
[0033]圖9示出了例如在半導體IC邏輯設計、仿真、測試、布圖和製造中使用的示例性設計流程900的方塊圖。設計流程900包括用於處理設計結構或器件以產生上述以及圖1到圖7中示出的設計結構和/或器件的邏輯上或其他功能上等效表示的過程和機制。由設計流程900處理和/或產生的設計結構可以在計算機可讀傳輸或存儲介質上被編碼以包括數據和/或指令，所述數據和/或指令在數據處理系統上執行或以其他方式處理時，產生硬體組件、電路、器件或系統的邏輯上、結構上、機械上或其他功能上的等效表示。設計流程900可隨被設計的表示類型而不同。例如，用於構建專用IC (ASIC)的設計流程900可能不同於用於設計標準組件的設計流程900，或不同於用於將設計實例化到可編程陣列(例如，由Altera? inc.或Xilinx? inc.提供的可編程門陣列(pga)或現場可編程門陣列(fpga))中的設計流程900。
[0034]圖9示出了多個此類設計結構，其中包括優選地由設計過程910處理的輸入設計結構920。設計結構920可以是由設計過程910生成和處理以產生硬體器件的邏輯上等效的功能表示的邏輯仿真設計結構。設計結構920還可以或備選地包括數據和/或程序指令，所述數據和/或程序指令由設計過程910處理時，生成硬體器件的物理結構的功能表示。無論表示功能和/或結構設計特性，均可以使用例如由核心開發人員/設計人員實施的電子計算機輔助設計(ECAD)生成設計結構920。當編碼在機器可讀數據傳輸、門陣列或存儲介質上時，設計結構920可以由設計過程910內的一個或多個硬體和/或軟體模塊訪問和處理以仿真或以其他方式在功能上表示例如圖1到圖7中示出的那些電子組件、電路、電子或邏輯模塊、裝置、器件或系統。因此，設計結構920可以包括文件或其他數據結構，其中包括人類和/或機器可讀原始碼、編譯結構和計算機可執行代碼結構，當所述文件或其他數據結構由設計或仿真數據處理系統處理時，在功能上仿真或以其他方式表示電路或其他級別的硬體邏輯設計。此類數據結構可以包括硬體描述語言(HDL)設計實體或遵循和/或兼容低級HDL設計語言(例如Verilog和VHDL)和/或高級設計語言(例如C或C++)的其他數據結構。
[0035]設計過程910優選地採用和結合硬體和/或軟體模塊，所述模塊用於合成、轉換或以其他方式處理圖1到圖7中示出的組件、電路、器件或邏輯結構的設計/仿真功能等價物以生成可以包含設計結構(例如設計結構920)的網表980。網表980例如可以包括編譯或以其他方式處理的數據結構，所述數據結構表示描述與集成電路設計中的其他元件和電路的連接的線纜、分離組件、邏輯門、控制電路、I/O設備、模型等的列表。網表980可以使用迭代過程合成，其中網表980被重新合成一次或多次，具體取決於器件的設計規範和參數。對於在此所述的其他設計結構類型，網表980可以記錄在機器可讀數據存儲介質上或編程到可編程門陣列中。所述介質可以是非易失性存儲介質，例如磁或光碟驅動器、可編程門陣列、壓縮快閃記憶體或其他快閃記憶體。此外或備選地，所述介質可以是可在其上經由網際網路或其他適合聯網手段傳輸和中間存儲數據分組的系統或高速緩衝存儲器、緩衝器空間或導電或光導器件和材料。
[0036]設計過程910可以包括用於處理包括網表980在內的各種輸入數據結構類型的硬體和軟體模塊。此類數據結構類型例如可以駐留在庫元件930內並包括一組常用元件、電路和器件，其中包括給定製造技術(例如，不同的技術節點，32納米、45納米、90納米等)的模型、布圖和符號表示。所述數據結構類型還可包括設計規範940、特徵數據950、檢驗數據960、設計規則970和測試數據文件985，它們可以包括輸入測試模式、輸出測試結果和其他測試信息。設計過程910還可例如包括標準機械設計過程，例如用於諸如鑄造、成型和模壓成形等操作的應力分析、熱分析、機械事件仿真、過程仿真。機械設計領域的技術人員可以在不偏離本發明的範圍和精神的情況下理解在設計過程910中使用的可能機械設計工具和應用的範圍。設計過程910還可包括用於執行諸如定時分析、檢驗、設計規則檢查、放置和路由操作之類的標準電路設計過程的模塊。
[0037]設計過程910採用和結合邏輯和物理設計工具(例如HDL編譯器)以及仿真建模工具以便與任何其他機械設計或數據(如果適用)一起處理設計結構920連同示出的部分或全部支持數據結構，從而生成第二設計結構990。設計結構990以用於機械設備和結構的數據交換的數據格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用於存儲或呈現此類機械設計結構的適合格式)駐留在存儲介質或可編程門陣列上。類似於設計結構920，設計結構990優選地包括一個或多個文件、數據結構或其他計算機編碼的數據或指令，它們駐留在傳輸或數據存儲介質上，並且由ECAD系統處理時生成圖1到圖7中示出的本發明的一個或多個實施例的邏輯上或以其他方式在功能上等效的形式。在一個實施例中，設計結構990可以包括在功能上仿真圖1到圖7中示出的器件的編譯後的可執行HDL仿真模型。
[0038]設計結構990還可以採用用於集成電路的布圖數據交換的數據格式和/或符號數據格式(例如以GDSII(GDS2)、GL1、0ASIS、圖文件或任何其他用於存儲此類設計數據結構的適合格式存儲的信息)。設計結構990可以包括信息，例如符號數據、圖文件、測試數據文件、設計內容文件、製造數據、布圖參數、線纜、金屬級別、通孔、形狀、用於在整個生產線中路由的數據，以及製造商或其他設計人員/開發人員製造上述以及圖1到圖7中示出的器件或結構所需的任何其他數據。設計結構990然後可以繼續到階段995，例如，在階段995，設計結構990:繼續到流片(tape-out),被發布到製造公司、被發布到掩模室(mask house)、被發送到其他設計室，被發回給客戶等。
[0039]應當注意，在本發明的一個實施例中使用本發明的某些特徵而不使用本發明的其它特徵。因此，前面的描述應當理解為僅僅是對本發明的原理、教導、實例和示例性實施例的示例而非對其的限制。
[0040]應當理解，這些實施例僅僅是本申請的創新性教導的很多有利用途的例子。一般而言，在本發明的說明書中進行的陳述未必限制各種要求保護的發明中的任何發明。此外，一些陳述可以應用於一些創造性特徵但不能應用於其它創造性特徵。
[0041]如上所述的電路是集成電路晶片設計的一部分。所述晶片設計以圖形計算機程式語言創建，並存儲在計算機存儲介質(例如，磁碟、磁帶、物理硬碟驅動器、或諸如存儲訪問網絡中的虛擬硬碟驅動器)中。如果設計人員不製造晶片或不製造用於製造晶片的光刻掩模，設計人員會通過物理手段(例如，提供存儲該設計的存儲介質副本)或以電子方式(例如，通過網際網路)直接或間接地將所產生的設計發送到這些實體。然後將存儲的設計轉換為用於製造光刻掩模的適當格式(例如，GDSII)，這些掩模典型地包括所關注的要形成於晶片上的晶片設計的多個副本。光刻掩模用於定義要蝕刻或以其他方式處理的晶片區域(和/或其上的層)。
[0042]上述方法用於集成電路晶片製造。
[0043]製造者可以以原始晶片形式(B卩，作為具有多個未封裝晶片的單晶片)、作為裸晶片或以封裝的形式分發所得到的集成電路晶片。在後者的情況中，以單晶片封裝(例如，弓丨線固定到母板的塑料載體或其他更高級別的載體)或多晶片封裝(例如，具有一個或兩個表面互連或掩埋互連的陶瓷載體)來安裝晶片。在任何情況下，所述晶片然後都作為(a)中間產品(如母板)或(b)最終產品的一部分與其他晶片、分離電路元件和/或其他信號處理裝置集成。最終產品可以是任何包括集成電路晶片的產品，範圍從玩具和其他低端應用到具有顯示器、鍵盤或其他輸入設備及中央處理器的高級計算機產品(例如但不限於信息處理系統)。
[0044]按照要求，在本文中公開了本發明的具體實施例；然而，應當理解，所公開的實施例僅僅是本發明的示例，而本發明可以體現為各種形式。因此，本文中公開的具體的結構性和功能性細節不應當被解釋為限制性的，而是僅僅應當解釋為權利要求的基礎並且解釋為教導本領域技術人員在實際上任何適當的具體結構中以各種方式採用本發明的代表性基礎。此外，本文中使用的術語和短語並不旨在限制；而是更確切地，是為了提供對本發明的可理解的描述。
[0045]本文中使用的詞語「一」或「一個」被定義為一個或多於一個。本文中使用的詞語「多個」被定義為兩個或多於兩個。除非另外明確聲明，否則複數和單數詞語是相同的。本文中使用的詞語「另一個」被定義為至少又一個或更多。本問中使用的詞語「包括」和/或「具有」被定義為包括(即，開放式語言)。本文中使用的術語「耦合」被定義為連接，但不一定是直接地連接，並且不一定是機械地連接。本文中使用的術語「程序」、「軟體應用程式」等被定義為被設計用於在計算機系統上執行的指令序列。程序、電腦程式或軟體應用程式可以包括子例程、函數、過程、對象方法、對象實現、可執行應用、小應用程式(applet)、小服務程序(servlet)、原始碼、目標代碼、共享庫/動態加載庫和/或被設計用於在計算機系統上執行的其它指令序列。
[0046]儘管已經公開了本發明的具體實施例，但是本領域普通技術人員將理解，可以在不脫離本發明的精神和範圍的情況下對這些具體實施例進行變化。因此，本發明的範圍並不限於具體實施例，並且旨在所附權利要求涵蓋本發明範圍內的任何以及全部這些應用、修改和實施例。
【權利要求】
1.一種製造非平面半導體結構的方法，所述方法包括: 在半導體襯底的表面上形成至少一個半導電鰭，其中柵極疊層位於所述至少一個半導電鰭的一部分上；在所述至少一個半導電鰭的多個側壁中的至少每一個側壁上外延生長半導體材料；在外延生長所述半導體材料之後，在所述至少一個半導電鰭中形成源極區和漏極區；在形成所述源極區和漏極區之後，去除所述外延生長的半導體材料；以及在去除了所述外延生長的半導體材料之後，在所述柵極疊層和所述至少一個半導電鰭的所述多個側壁中的至少每一個側壁之上形成應力襯裡，其中所述應力襯裡向所述至少一個半導電鰭的溝道、所述源極區和所述漏極區賦予應力，其中所述溝道位於所述柵極疊層下方。
2.根據權利要求1所述的方法，其中，形成所述應力襯裡包括:在所述至少一個半導電鰭的頂面上形成所述應力襯裡。
3.根據權利要求1所述的方法，其中，所述至少一個半導電鰭包括形成在所述至少一個半導電鰭的頂面上的絕緣層，並且其中所述應力襯裡進一步形成在所述絕緣層上。
4.根據權利要求1所述的方法，其中，所述外延生長的半導體材料包括矽鍺。
5.根據權利要求1所述的方法，其中，所述應力襯裡包括氮化矽。
6.根據權利要求1所述的方法，其中，所述應力襯裡是張應力襯裡。
7.根據權利要求1所 述的方法，其中，所述應力襯裡是壓應力襯裡。
8.一種非平面半導體結構，包括: 襯底； 至少一個半導電鰭，其形成在所述襯底的表面上； 柵極疊層，其形成在所述至少一個半導電鰭的一部分上；以及應力襯裡，其形成在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上，其中所述應力襯裡至少向所述至少一個半導電鰭的溝道區、源極區和漏極區賦予應力，其中所述溝道區位於所述柵極疊層下方的至少一個半導電鰭中。
9.根據權利要求8所述的非平面半導體結構，其中，所述應力襯裡形成在所述至少一個半導電鰭的頂面上。
10.根據權利要求8所述的非平面半導體結構，其中，所述至少一個半導電鰭包括形成在所述至少一個半導電鰭的頂面上的絕緣層，並且其中所述應力襯裡進一步形成在所述絕緣層上。
11.根據權利要求8所述的非平面半導體結構，其中，所述應力襯裡包括氮化矽。
12.根據權利要求8所述的非平面半導體結構，其中，所述應力襯裡是張應力襯裡。
13.根據權利要求8所述的非平面半導體結構，其中，所述應力襯裡是壓應力襯裡。
14.一種集成電路,包括: 至少一個電晶體，其中所述至少一個電晶體包括: 襯底； 至少一個半導電鰭，其形成在所述襯底的表面上； 柵極疊層，其形成在所述至少一個半導電鰭的一部分上；以及 應力襯裡，其形成在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上，其中所述應力襯裡至少向所述至少一個半導電鰭的溝道區、源極區和漏極區賦予應力，其中所述溝道區位於所述柵極疊層下方的至少一個半導電鰭中。
15.根據權利要求14所述的集成電路，其中，所述應力襯裡形成在所述至少一個半導電鰭的頂面上。
16.根據權利要求14所述的集成電路，其中，所述至少一個半導電鰭包括形成在所述至少一個半導電鰭的頂面上的絕緣層，並且其中所述應力襯裡進一步形成在所述絕緣層上。
17.根據權利要求14所述的集成電路，其中，所述應力襯裡包括氮化矽。
18.根據權利要求14所述的集成電路，其中，所述應力襯裡是張應力襯裡。
19.根據權利要求14所述的集成電路，其中，所述應力襯裡是壓應力襯裡。
20.一種製造非平面半導體結構的方法，所述方法包括: 在半導體襯底的表面上形成至少一個半導電鰭，其中柵極疊層位於所述至少一個半導電鰭的一部分上； 對所述至少一個半導電鰭的至少一部分進行等離子體摻雜，所述等離子體摻雜在所述至少一個半導電鰭中形成源極區和漏極區；以及 在所述等離子體摻雜之後，在所述柵極疊層和所述至少一個半導電鰭的多個側壁中的至少每一個側壁之上形成應力襯裡，其中所述應力襯裡向所述至少一個半導電鰭的溝道、所述源極區和所述漏極區賦予應力，其中所述溝道位於所述柵極疊層下方。
21.根據權利要求20所述的方法，其中，形成所述應力襯裡包括: 在所述至少一個半導電鰭的頂面上形成所述應力襯裡。
22.根據權利要求20所述的方法，其中，所述至少一個半導電鰭包括形成在所述至少一個半導電鰭的頂面上的絕緣層，並且其中所述應力襯裡進一步形成在所述絕緣層上。
23.根據權利要求20所述的方法，其中，所述應力襯裡是張應力襯裡。
24.根據權利要求20所述的方法，其中，所述應力襯裡是壓應力襯裡。
【文檔編號】H01L29/78GK104051272SQ201410095311
【公開日】2014年9月17日 申請日期:2014年3月14日 優先權日:2013年3月15日
【發明者】程慷果, B·S·哈蘭, S·波諾斯, T·E·斯坦德爾特, 山下典洪 申請人:國際商業機器公司