一種新型絕熱邏輯門電路的製作方法

2023-06-01 14:39:31 2

專利名稱：一種新型絕熱邏輯門電路的製作方法
技術領域：
本發明涉及一種具有低功耗性能的邏輯門電路，尤其是涉及一種新型絕熱邏輯門 電路。
背景技術：
隨著集成電路製造工藝的快速發展，特別是進入超深亞微米時代，功耗問題已經 成為超大規模集成電路VLSI系統設計的一個不可忽視的限制因素。在傳統靜態CMOS電 路中，當輸入信號跳變時，直流電源向某一節點電容充電至Vdd，則意味著儲存信號能量為 &g=CU/2。而電源給電路節點的能量為￡；￥=0^。顯然，除了一半的能量傳送到節點， 還有一半的能量消耗掉了。當該節點被拉為低電平時，電荷從該節點向地釋放，即注入至節 點的那一半能量也隨之消耗掉。由此可見，從電源汲取的能量僅被利用一次。因此，要突破 這一局限就需要改變能量的傳輸模式，使得對能量的使用不再是由Vdd- >信號節點- >地 (0)的一次性使用方式，而是由電源->信號節點_>電源的重複使用方式。和傳統CMOS 電路不同，能量恢復型電路對電容的充、放電是極力保持在開關電路中產生很小的壓降。因 此，在M0S器件溝道電阻上產生的能耗是極小的一部分，而大部分能量將被恢復至電源以 便在下一周期重新使用，這些特性暗示了電路將採用交變電源供電(見文獻吳訓威，杭國 強，「具有交叉耦合結構的能量恢復型電路」，電路與系統學報JOURNAL OF CIRCUITS AND SYSTEMS，第5卷第2期，2000年6月)。源於熱力學中的「絕熱原理」的啟發，研究者們把 這種具有能量恢復且被重新使用的特點的電路稱之為絕熱電路。目前，已有研究者相繼提 出了多種絕熱電路，如ECRL、2N-2N2P、CAL以及CPAL等。CMOS數字集成電路的功耗除了包括前面所述的信號跳變時所產生的動態功耗外， 還有短路功耗和靜態功耗(也稱為漏功耗)。隨著工藝特徵尺寸的不斷縮小使得納米級工 藝中電晶體的漏電流大幅度增加，從而導致漏電流引起的漏功耗的比重隨著工藝尺寸的減 小而越來越大(見文獻 K. K. Kim, Y. B. Kim, M. Choi, and N. Park, 「 Leakageminimization technique for nanoscale CMOS VLSI Based On Macro-Cell Modeling，，，IEEEDesign and Test of Computers, vol. 24(4)，pp. 322-330，Aug. 2007.)。自 2004 年起集成電路的特徵 尺寸開始正式進入納米階段，90nm工藝的集成電路被大規模應用在CPU、DSP等複雜集成電 路中。國際半導體技術發展路線圖(ITRS)預測2009年至2020年將實現45nm至llnm工 藝的量產。由此可見，如何減小漏功耗是集成電路設計中不可迴避的問題。目前漏功耗減小技術分為工藝和電路結構兩方面。作為電路系統設計者，主要是 在電路結構上進行優化設計。目前已經從電路結構上已提出了多種技術，但是這些技術也 還有一些不足之處，人們希望能夠設計功耗更低的邏輯電路。

發明內容
本發明所要解決的技術問題是提供一種新型絕熱邏輯門電路，具有更低的功耗和 較低的工作電壓。
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本發明解決上述技術問題所採用的技術方案為一種新型絕熱邏輯門電路，包括 第一 PM0S管、第二 PM0S管、第一 NM0S管和第二 NM0S管，所述的第一 PM0S管的源極和所述 的第二 PM0S管的漏極並接於電源正端，所述的第一 NM0S管的源極和所述的第二 NM0S管 的漏極並接於時鐘信號端，所述的第一 PM0S管的漏極與所述的第一 NM0S管的漏極連接同 時與所述的反輸出信號端連接，所述的第二 PM0S管的源極與所述的第二 NM0S管的源極連 接同時與所述的正輸出信號端連接，所述的第一 PM0S管的柵極與所述的第一 NM0S管的柵 極並接於正輸出信號端，所述的第二 PM0S管的柵極與所述的第二 NM0S管的柵極並接於反 輸出信號端，所述的第一 PM0S管的源極與所述的第一 PM0S管的漏極之間跨接有第一 PM0S 邏輯塊，所述的第二 PM0S管的漏極與所述的第二 PM0S管的源極之間跨接有第二 PM0S邏輯 塊，所述的第一 PM0S邏輯塊設置有至少一個正輸入信號連接端，所述的第二 PM0S邏輯塊設 置有至少一個反輸入信號連接端。所述的第一 PM0S邏輯塊包括第三POMS管，所述的第三POMS管的漏極與所述的第 一 POMS管的源極連接，所述的第三POMS管的源極與所述的第一 POMS管的漏極連接，所述 的第二 PM0S邏輯塊包括第四P0MS管，所述的第四P0MS管的源極與所述的第二 P0MS管的 漏極連接，所述的第四P0MS管的漏極與所述的第二 P0MS管的源極連接，所述的正輸入信號 連接端設置在所述的第三P0MS管的柵極上，所述的反輸入信號連接端設置在所述的第四 P0MS管的柵極上。所述的第一 PM0S邏輯塊包括第五P0MS管和第六P0MS管，所述的第五P0MS管的 源極和所述的第六P0MS管的漏極與所述的第一 P0MS管的源極並接，所述的第五P0MS管的 漏極和所述的第六P0MS管的源極與所述的第一 P0MS管的漏極並接，所述的第二 PM0S邏輯 塊包括第七P0MS管和第八P0MS管，所述的第七P0MS管的源極與所述的第二 P0MS管的漏 極連接，所述的第七P0MS管的漏極與所述的第八P0MS管的源極連接，所述的第八P0MS管 的漏極與所述的第二 P0MS管的源極連接，所述的正輸入信號連接端為兩個，即第一正輸入 信號連接端和第二正輸入信號連接端，所述的反輸入信號端為兩個，即第一反輸入信號連 接端和第二反輸入信號連接端，所述的第一正輸入信號連接端設置在所述的第五P0MS管 的柵極上，所述的第二正輸入信號連接端設置在所述的第六P0MS管的柵極上，所述的第一 反輸入信號連接端設置在所述的第七P0MS管的柵極上，所述的第二反輸入信號連接端設 置在所述的第八P0MS管的柵極上。所述的第一 PM0S邏輯塊包括第九P0MS管和第十P0MS管，所述的第九P0MS管的 漏極與所述的第一 P0MS管的源極連接，所述的第九P0MS管的源極與所述的第十P0MS管的 漏極連接，所述的第十P0MS管的源極與所述的第一 P0MS管的漏極連接，所述的第二 PM0S 邏輯塊包括第十一 P0MS管和第十二 P0MS管，所述的第十一 P0MS管的源極和所述的第十二 P0MS管的漏極與所述的第二 P0MS管的漏極並接，所述的第十一 P0MS管的漏極和所述的第 十二 P0MS管的源極與所述的第二 P0MS管的源極並接，所述的正輸入信號連接端為兩個，即 第一正輸入信號連接端和第二正輸入信號連接端，所述的反輸入信號端為兩個，即第一反 輸入信號連接端和第二反輸入信號連接端，所述的第一正輸入信號連接端設置在所述的第 九P0MS管的柵極上，所述的第二正輸入信號連接端設置在所述的第十P0MS管的柵極上，所 述的第一反輸入信號連接端設置在所述的第十一 P0MS管的柵極上，所述的第二反輸入信 號連接端設置在所述的第十二 P0MS管的柵極上。
所述的第一 PM0S邏輯塊包括第十三POMS管、第十四POMS管、第十五PM0S管和第 十六PM0S管，所述的第十三POMS管的漏極和所述的第十五PM0S管的源極與所述的第一 POMS管的源極並接，所述的第十三POMS管的源極、所述的第十四P0MS管的漏極、所述的第 十五PM0S管的漏極和所述的第十六PM0S管的源極並接，所述的第十四P0MS管的源極和所 述第十六PM0S管的漏極與所述的第一 P0MS管的漏極連接，所述的第二 PM0S邏輯塊包括第 十七P0MS管、第十八P0MS管、第十九P0MS管和第二十P0MS管，所述的第十七P0MS管的漏 極和所述的第十九PM0S管的源極與所述的第二 P0MS管的漏極並接，所述的第十七P0MS管 的源極與所述的第十八P0MS管的漏極連接，所述的第十九PM0S管的漏極和所述的第二十 P0MS管的源極連接，所述的第十八P0MS管的源極和所述的第二十P0MS管的漏極與所述 的第二 P0MS管的源極並接，所述的正輸入信號連接端為兩個，即第一正輸入信號連接端和 第二正輸入信號連接端，所述的反輸入信號端為兩個，即第一反輸入信號連接端和第二反 輸入信號連接端，所述的第一正輸入信號連接端設置在所述的第十五P0MS管的柵極上並 與所述的第十八P0MS管的柵極連接，所述的第二正輸入信號連接端設置在所述的第十四 P0MS管的柵極上並與所述的第十九PM0S管的柵極連接，所述的第一反輸入信號連接端設 置在所述的第二十PM0S管的柵極上並與所述的第十六P0MS管的柵極連接，所述的第二反 輸入信號連接端設置在所述的第十七P0MS管的柵極上並與所述的第十三P0MS管的柵極連 接。 所述的第一 PM0S邏輯塊包括第二i^一 P0MS管、第二十二 P0MS管和第二十三P0MS 管，所述的第二i^一 P0MS管的漏極和所述的第二十二 P0MS管的源極與所述的第一 P0MS 管的源極並接，所述的第二十一 P0MS管的源極和所述的第二十二 P0MS管的漏極與所述的 第二十三P0MS管的漏極並接，所述的第二十三P0MS管的源極與所述的第一 P0MS管的漏 極連接，所述的第二 PM0S邏輯塊包括第二十四P0MS管、第二十五P0MS管和第二十六P0MS 管，所述的第二十四P0MS管的漏極和所述的第二十六P0MS管的源極與所述的第二 P0MS管 的漏極並接，所述的第二十四P0MS管的源極與所述的第二十五P0MS管的漏極連接，所述 的第二十五P0MS管的源極和所述的第二十六P0MS管的漏極與所述的第二 P0MS管的源極 並接，所述的正輸入信號連接端為三個，即第一正輸入信號連接端、第二正輸入信號連接端 和第三正輸入信號連接端，所述的反輸入信號端為三個，即第一反輸入信號連接端、第二反 輸入信號連接端和第三反輸入信號連接端，所述的第一正輸入信號連接端設置在所述的第 二十一 P0MS管的柵極上，所述的第二正輸入信號連接端設置在所述的第二十二 P0MS管的 柵極上，所述的第三正輸入信號連接端設置在所述的第二十三P0MS管的柵極上，所述的第 一反輸入信號連接端設置在所述的第二十四P0MS管的柵極上，所述的第二反輸入信號連 接端設置在所述的第二十五P0MS管的柵極上，所述的第三反輸入信號連接端設置在所述 的第二十六P0MS管的柵極。與現有技術相比，本發明的優點在於提出了一種與傳統絕熱邏輯電路功能特性完 全相反的絕熱電路，其邏輯功能模塊均由PM0S管構成的，從而能大幅減少電路功耗。同時， 可以將近閾值技術運用到由本發明的邏輯門電路構成的電路中，使電路在低工作電壓下亦 能正常運行，實驗表明本發明的電路比傳統絕熱2N-2N2P電路更適合採用近閾值技術，從 而進一步實現了超低功耗電路。實驗用65nm PTM工藝(見http//ptm. asu. edu/)以本發明的邏輯、傳統靜態
6CMOS邏輯以及傳統絕熱2N-2N2P邏輯分別實現了 D觸發器和4_bit CLA兩個電路，仿真結 果表明，用本發明的邏輯實現的4-bit CLA和D觸發器不僅具有正確的邏輯功能，而且相比 其他幾種邏輯電路消耗更少的能量。而將近閾值技術分別用於以上的三種邏輯電路，實驗 數據表明，採用了近閾值技術的本發明的邏輯電路仍然具有相對於其他邏輯電路更優的節 能性。本發明的電路結構不僅適於組合電路設計，亦適於時序電路設計。採用了近閾值 技術的本發明的邏輯電路分別實現了組合電路中的典型電路4-bit超前進位加法器(可簡 稱為4-bit CLA)和時序電路中的典型電路D觸發器，實驗表明，與對應的傳統靜態CMOS電 路相比，可節省大約60% -80%的功耗。


圖1為本發明的電路結構示意圖；圖2為本發明實施例一基本門緩衝器電路的結構示意圖和符號圖；圖3為本發明實施例二與門電路的結構示意圖和符號圖；圖4為本發明實施例三或門電路的結構示意圖和符號圖；圖5為本發明實施例四異或門電路的結構示意圖和符號圖；圖6為本發明實施例五與或門電路的結構示意圖和符號圖；圖7為四級緩衝器鏈的功耗曲線圖，(a)為本發明的功耗曲線圖，(b)為現有技術 的2N-2N2P功耗曲線圖；圖8為本發明的緩衝器電路在不同工作電壓下的最大頻率；圖9為本發明的緩衝器電路在不同時鐘頻率上的功耗，(a)頻率f = 1MHz, (b)頻 率 f = 10MHz, (c)頻率 f = 1MHz ；圖10為4-bit超前進位加法器電路圖；圖11為採用了近閾值技術後的4-bit全加器仿真波形圖；圖12為4-bit超前進位加法器在Vdd = 1. IV和Vdd = 0. 7V在不同頻率下功耗；圖13為基於本發明的邏輯門電路的D觸發器電路圖及仿真波形圖；圖14為D觸發器在Vdd = 1. IV和Vdd = 0. 7V在不同頻率下功耗。
具體實施例方式以下結合附圖實施例對本發明作進一步詳細描述。實施例一一種新型絕熱邏輯基本門緩衝器(或反相器)電路，包括第一 PM0S管 P1、第二 PM0S管P2、第一 NM0S管附和第二 NM0S管N2，第一 PM0S管P1的源極和第二 PM0S 管P2的漏極並接於電源正端Vdd，第一 NM0S管m的源極和第二 NM0S管N2的漏極並接於 時鐘信號端clk，第一 PM0S管P1的漏極與第一 NM0S管m的漏極連接同時與反輸出信號端 outb連接，第二 PM0S管P2的源極與第二 NM0S管N2的源極連接同時與正輸出信號端out 連接，第一 PM0S管PI的柵極與第一 NM0S管附的柵極並接於正輸出信號端out，第二 PM0S 管P2的柵極與第二 NM0S管N2的柵極並接於反輸出信號端outb，第三P0MS管P3的漏極 與第一 P0MS管P1的源極連接，第三P0MS管P3的源極與第一 P0MS管P1的漏極連接，第四 P0MS管P4的源極與第二 P0MS管P2的漏極連接，第四P0MS管P4的漏極與第二 P0MS管P2的源極連接，正輸入信號連接端in設置在第三POMS管P3的柵極上，反輸入信號連接端inb 設置在第四POMS管P4的柵極上。實施例二 一種新型絕熱邏輯與門電路，包括第一 PM0S管P1、第二 PM0S管P2、第 一 NM0S管m和第二 NM0S管N2，第一 PM0S管P1的源極和第二 PM0S管P2的漏極並接於電 源正端Vdd，第一 NM0S管附的源極和第二 NM0S管N2的漏極並接於時鐘信號端clk，第一 PM0S管P1的漏極與第一 NM0S管附的漏極連接同時與反輸出信號端outb連接，第二 PM0S 管P2的源極與第二 NM0S管N2的源極連接同時與正輸出信號端out連接，第一 PM0S管P1 的柵極與第一 NM0S管m的柵極並接於正輸出信號端out，第二 PM0S管P2的柵極與第二 NM0S管N2的柵極並接於反輸出信號端outb，第五P0MS管P5的源極和第六P0MS管P6的 漏極與第一 P0MS管P1的源極並接，第五P0MS管P5的漏極和第六P0MS管P6的源極與第 一 P0MS管P1的漏極並接，第七P0MS管P7的源極與第二 P0MS管P2的漏極連接，第七P0MS 管P7的漏極與第八P0MS管P8的源極連接，第八P0MS管P8的漏極與第二 P0MS管P2的源 極連接，正輸入信號連接端為兩個，即第一正輸入信號連接端x和第二正輸入信號連接端 1,反輸入信號端為兩個，即第一反輸入信號連接端xb和第二反輸入信號連接端yb，第一正 輸入信號連接端x設置在第五P0MS管P5的柵極上，第二正輸入信號連接端y設置在第六 P0MS管P6的柵極上，第一反輸入信號連接端xb設置在第七P0MS管P7的柵極上，第二反輸 入信號連接端yb設置在第八P0MS管P8的柵極上。實施例三一種新型絕熱邏輯或門電路，包括第一 PM0S管P1、第二 PM0S管P2、第
一NM0S管m和第二 NM0S管N2，第一 PM0S管P1的源極和第二 PM0S管P2的漏極並接於電 源正端Vdd，第一 NM0S管附的源極和第二 NM0S管N2的漏極並接於時鐘信號端clk，第一 PM0S管P1的漏極與第一 NM0S管附的漏極連接同時與反輸出信號端outb連接，第二 PM0S 管P2的源極與第二 NM0S管N2的源極連接同時與正輸出信號端out連接，第一 PM0S管P1 的柵極與第一 NM0S管m的柵極並接於正輸出信號端out，第二 PM0S管P2的柵極與第二 NM0S管N2的柵極並接於反輸出信號端outb，第九P0MS管P9的漏極與第一 P0MS管P1的 源極連接，第九P0MS管P9的源極與第十P0MS管P10的漏極連接，第十P0MS管P10的源極 與第一 P0MS管P1的漏極連接，第i^一 P0MS管P11的源極和第十二 P0MS管P12的漏極與 第二 P0MS管P2的漏極並接，第—^一 P0MS管P11的漏極和第十二 P0MS管P12的源極與第
二P0MS管P2的源極並接，正輸入信號連接端為兩個，即第一正輸入信號連接端x和第二正 輸入信號連接端y，反輸入信號端為兩個，即第一反輸入信號連接端xb和第二反輸入信號 連接端yb，第一正輸入信號連接端x設置在第九P0MS管P9的柵極上，第二正輸入信號連 接端y設置在第十P0MS管P10的柵極上，第一反輸入信號連接端xb設置在第十一 P0MS管 P11的柵極上，第二反輸入信號連接端yb設置在第十二 P0MS管P12的柵極上。實施例四一種新型絕熱邏輯異或門電路，包括第一 PM0S管P1、第二 PM0S管P2、 第一 NM0S管m和第二 NM0S管N2，第一 PM0S管P1的源極和第二 PM0S管P2的漏極並接於 電源正端Vdd，第一 NM0S管附的源極和第二 NM0S管N2的漏極並接於時鐘信號端clk，第一 PM0S管P1的漏極與第一 NM0S管附的漏極連接同時與反輸出信號端outb連接，第二 PM0S 管P2的源極與第二 NM0S管N2的源極連接同時與正輸出信號端out連接，第一 PM0S管P1 的柵極與第一 NM0S管m的柵極並接於正輸出信號端out，第二 PM0S管P2的柵極與第二 NM0S管N2的柵極並接於反輸出信號端outb，第十三P0MS管P13的漏極和第十五PM0S管P15的源極與第一 POMS管Pl的源極並接，第十三POMS管P13的源極、第十四POMS管P14 的漏極、第十五PMOS管P15的漏極和第十六PMOS管P16的源極並接，第十四POMS管P14 的源極和第十六PMOS管P16的漏極與第一 POMS管Pl的漏極連接，第十七POMS管P17的 漏極和第十九PMOS管P19的源極與第二 POMS管P2的漏極並接，第十七POMS管P17的源 極與第十八POMS管P18的漏極連接，第十九PMOS管P19的漏極和第二十POMS管P20的源 極連接，第十八POMS管P18的源極和第二十POMS管P20的漏極與第二 POMS管P2的源極 並接，正輸入信號連接端為兩個，即第一正輸入信號連接端χ和第二正輸入信號連接端y， 反輸入信號端為兩個，即第一反輸入信號連接端xb和第二反輸入信號連接端yb，第一正輸 入信號連接端χ設置在第十五POMS管P15的柵極上並與第十八POMS管P18的柵極連接， 第二正輸入信號連接端y設置在第十四POMS管P14的柵極上並與第十九PMOS管P19的柵 極連接，第一反輸入信號連接端xb設置在第二十PMOS管P20的柵極上並與第十六POMS管 P16的柵極連接，第二反輸入信號連接端yb設置在第十七POMS管P17的柵極上並與第十三 POMS管P13的柵極連接。實施例五一種新型絕熱邏輯與或門電路，包括第一 PMOS管P1、第二 PMOS管P2、 第一 NMOS管m和第二 NMOS管N2，第一 PMOS管Pl的源極和第二 PMOS管P2的漏極並接 於電源正端Vdd，第一 NMOS管附的源極和第二 NMOS管N2的漏極並接於時鐘信號端clk， 第一 PMOS管Pl的漏極與第一 NMOS管附的漏極連接同時與反輸出信號端outb連接，第二 PMOS管P2的源極與第二 NMOS管N2的源極連接同時與正輸出信號端out連接，第一 PMOS 管Pl的柵極與第一 NMOS管m的柵極並接於正輸出信號端out，第二 PMOS管P2的柵極與 第二 NMOS管N2的柵極並接於反輸出信號端outb，第二十一 POMS管P21的漏極和第二十二 POMS管P22的源極與第一 POMS管Pl的源極並接，第二i^一 POMS管P21的源極和第二十二 POMS管P22的漏極與第二十三POMS管P23的漏極並接，第二十三POMS管P23的源極與第 一 POMS管Pl的漏極連接，第二十四POMS管P24的漏極和第二十六POMS管P26的源極與 第二 POMS管P2的漏極並接，第二十四POMS管P24的源極與第二十五POMS管P25的漏極 連接，第二十五POMS管P25的源極和第二十六POMS管P26的漏極與第二 POMS管P2的源 極並接，正輸入信號連接端為三個，即第一正輸入信號連接端χ、第二正輸入信號連接端y 和第三正輸入信號連接端z，反輸入信號端為三個，即第一反輸入信號連接端xb、第二反輸 入信號連接端yb和第三反輸入信號連接端zb，第一正輸入信號連接端χ設置在第二十一 POMS管P21的柵極上，第二正輸入信號連接端y設置在第二十二 POMS管P22的柵極上，第 三正輸入信號連接端ζ設置在第二十三POMS管P23的柵極上，第一反輸入信號連接端xb 設置在第二十四POMS管P24的柵極上，第二反輸入信號連接端yb設置在第二十五POMS管 P25的柵極上，第三反輸入信號連接端zb設置在第二十六POMS管P26的柵極。圖7 (a)、(b)分別是本發明和現有技術的2N-2N2P邏輯的四級緩衝器鏈的功耗曲 線圖。實驗表明，本發明邏輯電路的功耗與傳統絕熱電路2N-2N2P邏輯電路不同，在本發 明的電路中，四個時鐘(clkl-clk4)的總功耗是隨時間增長而呈遞減回收的狀態且能耗為 負，vdd的能耗變化較大，但電路穩定後，vdd的能耗變化就較平緩。這是由於PMOS管與 NMOS管的特性正好相反，NMOS管在導通過程中是吸收時鐘能量，而PMOS管則是在導通過程 中將先前吸收的電源vdd能量傳給了時鐘而補給時鐘能量。所以，使得時鐘能耗是呈負增 長狀態。
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在數字集成電路設計中，減小電壓幅值是最有效的節省能耗的方法。當閾值電壓 一定時，減小供給電壓能使動態能耗呈平方次減小，但這是以犧牲電路性能為代價的。因 此，將採用接近閾值電壓的低供給電壓的方法叫做近閾值技術。如果將該技術用於本發明 的邏輯門電路，可以進一步減小其能耗。將近閾值技術應用於本發明的邏輯門電路中，在減 少能耗的同時，可以保證電路邏輯性能完好，找到節省能耗的最佳電壓和工作頻率。如圖8所示，使本發明的緩衝器電路工作在不同工作電壓下，在保證電路邏輯功 能正確的前提下，電路可達到的最高工作頻率是隨電壓的增大而增大。圖9中(a)、(b)和(c)分別是本發明的緩衝器電路在時鐘頻率為1MHz、IOMHz和 IOOMHz下的功耗。傳統靜態CMOS邏輯電路的能耗都是隨頻率呈指數上升變化的，其變化率 最大，其次就是2N-2N2P電路。而本發明的電路能耗則當頻率為IMHz時在若干點上變化較 大，但當頻率IOMHz和IOOMHz時，電路能耗隨工作電壓增大而變化較為平緩。這點說明了 當工作頻率達到IOMHz以上時，本發明的電路的性能受工作電壓變化的影響並不大。實驗 數據表明本發明的電路比傳統靜態CMOS電路和傳統絕熱電路2N-2N2P更適合用近閾值技 術來實現超低功耗電路。圖10是基於本發明邏輯門電路的4-bit超前進位加法器(4-bit CLA)的電路圖， 該加法器是由4個時鐘(clkl-clk4)驅動控制的。先將本發明、2N-2N2P和傳統靜態CMOS這三種不同邏輯的4_bit CLA電路在正常 工作電壓(即Vdd = 1. IV)下工作，分別測量能耗來進行比較。實驗結果如表1所示，在5 個不同工作頻率上，P-RAL的CLA電路的能耗均是最小的。表1 4-bit adder在Vdd = 1. IV下在各頻率上的能耗比較(單位fj)
權利要求
一種新型絕熱邏輯門電路，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其特徵在於所述的第一PMOS管的源極和所述的第二PMOS管的漏極並接於電源正端，所述的第一NMOS管的源極和所述的第二NMOS管的漏極並接於時鐘信號端，所述的第一PMOS管的漏極與所述的第一NMOS管的漏極連接同時與所述的反輸出信號端連接，所述的第二PMOS管的源極與所述的第二NMOS管的源極連接同時與所述的正輸出信號端連接，所述的第一PMOS管的柵極與所述的第一NMOS管的柵極並接於正輸出信號端，所述的第二PMOS管的柵極與所述的第二NMOS管的柵極並接於反輸出信號端，所述的第一PMOS管的源極與所述的第一PMOS管的漏極之間跨接有第一PMOS邏輯塊，所述的第二PMOS管的漏極與所述的第二PMOS管的源極之間跨接有第二PMOS邏輯塊，所述的第一PMOS邏輯塊設置有至少一個正輸入信號連接端，所述的第二PMOS邏輯塊設置有至少一個反輸入信號連接端。
2.如權利要求1所述的一種新型絕熱邏輯門電路，其特徵在於所述的第一PM0S邏輯塊 包括第三POMS管，所述的第三POMS管的漏極與所述的第一 POMS管的源極連接，所述的第 三POMS管的源極與所述的第一 POMS管的漏極連接，所述的第二 PM0S邏輯塊包括第四POMS 管，所述的第四POMS管的源極與所述的第二 POMS管的漏極連接，所述的第四POMS管的漏 極與所述的第二 POMS管的源極連接，所述的正輸入信號連接端設置在所述的第三POMS管 的柵極上，所述的反輸入信號連接端設置在所述的第四POMS管的柵極上。
3.如權利要求1所述的一種新型絕熱邏輯門電路，其特徵在於所述的第一PM0S邏輯 塊包括第五POMS管和第六POMS管，所述的第五POMS管的源極和所述的第六POMS管的漏 極與所述的第一 POMS管的源極並接，所述的第五POMS管的漏極和所述的第六POMS管的源 極與所述的第一 POMS管的漏極並接，所述的第二 PM0S邏輯塊包括第七POMS管和第八POMS 管，所述的第七POMS管的源極與所述的第二 POMS管的漏極連接，所述的第七POMS管的漏 極與所述的第八POMS管的源極連接，所述的第八POMS管的漏極與所述的第二 POMS管的源 極連接，所述的正輸入信號連接端為兩個，即第一正輸入信號連接端和第二正輸入信號連 接端，所述的反輸入信號端為兩個，即第一反輸入信號連接端和第二反輸入信號連接端，所 述的第一正輸入信號連接端設置在所述的第五POMS管的柵極上，所述的第二正輸入信號 連接端設置在所述的第六POMS管的柵極上，所述的第一反輸入信號連接端設置在所述的 第七POMS管的柵極上，所述的第二反輸入信號連接端設置在所述的第八POMS管的柵極上。
4.如權利要求1所述的一種新型絕熱邏輯門電路，其特徵在於所述的第一PM0S邏輯 塊包括第九POMS管和第十POMS管，所述的第九POMS管的漏極與所述的第一 POMS管的源 極連接，所述的第九POMS管的源極與所述的第十POMS管的漏極連接，所述的第十POMS管 的源極與所述的第一 POMS管的漏極連接，所述的第二 PM0S邏輯塊包括第十一 POMS管和第 十二 POMS管，所述的第i^一 POMS管的源極和所述的第十二 POMS管的漏極與所述的第二 POMS管的漏極並接，所述的第十一 POMS管的漏極和所述的第十二 POMS管的源極與所述的 第二 POMS管的源極並接，所述的正輸入信號連接端為兩個，即第一正輸入信號連接端和第 二正輸入信號連接端，所述的反輸入信號端為兩個，即第一反輸入信號連接端和第二反輸 入信號連接端，所述的第一正輸入信號連接端設置在所述的第九POMS管的柵極上，所述的 第二正輸入信號連接端設置在所述的第十POMS管的柵極上，所述的第一反輸入信號連接 端設置在所述的第十一 POMS管的柵極上，所述的第二反輸入信號連接端設置在所述的第 十二 POMS管的柵極上。
5.如權利要求1所述的一種新型絕熱邏輯門電路，其特徵在於所述的第一PM0S邏輯塊 包括第十三POMS管、第十四POMS管、第十五PM0S管和第十六PM0S管，所述的第十三POMS 管的漏極和所述的第十五PM0S管的源極與所述的第一 POMS管的源極並接，所述的第十三 POMS管的源極、所述的第十四POMS管的漏極、所述的第十五PM0S管的漏極和所述的第十六 PM0S管的源極並接，所述的第十四POMS管的源極和所述第十六PM0S管的漏極與所述的第 一 POMS管的漏極連接，所述的第二 PM0S邏輯塊包括第十七POMS管、第十八POMS管、第十九 POMS管和第二十POMS管，所述的第十七POMS管的漏極和所述的第十九PM0S管的源極與所 述的第二 POMS管的漏極並接，所述的第十七POMS管的源極與所述的第十八POMS管的漏極 連接，所述的第十九PM0S管的漏極和所述的第二十POMS管的源極連接，所述的第十八POMS 管的源極和所述的第二十POMS管的漏極與所述的第二 POMS管的源極並接，所述的正輸入 信號連接端為兩個，即第一正輸入信號連接端和第二正輸入信號連接端，所述的反輸入信 號端為兩個，即第一反輸入信號連接端和第二反輸入信號連接端，所述的第一正輸入信號 連接端設置在所述的第十五POMS管的柵極上並與所述的第十八POMS管的柵極連接，所述 的第二正輸入信號連接端設置在所述的第十四POMS管的柵極上並與所述的第十九PM0S管 的柵極連接，所述的第一反輸入信號連接端設置在所述的第二十PM0S管的柵極上並與所 述的第十六POMS管的柵極連接，所述的第二反輸入信號連接端設置在所述的第十七POMS 管的柵極上並與所述的第十三POMS管的柵極連接。
6.如權利要求1所述的一種新型絕熱邏輯門電路，其特徵在於所述的第一PM0S邏輯 塊包括第二i^一 POMS管、第二十二 POMS管和第二十三POMS管，所述的第二i^一 POMS管的 漏極和所述的第二十二 POMS管的源極與所述的第一 POMS管的源極並接，所述的第二十一 POMS管的源極和所述的第二十二 POMS管的漏極與所述的第二十三POMS管的漏極並接，所 述的第二十三POMS管的源極與所述的第一 POMS管的漏極連接，所述的第二 PM0S邏輯塊包 括第二十四POMS管、第二十五POMS管和第二十六POMS管，所述的第二十四POMS管的漏極 和所述的第二十六POMS管的源極與所述的第二 POMS管的漏極並接，所述的第二十四POMS 管的源極與所述的第二十五POMS管的漏極連接，所述的第二十五POMS管的源極和所述的 第二十六POMS管的漏極與所述的第二 POMS管的源極並接，所述的正輸入信號連接端為三 個，即第一正輸入信號連接端、第二正輸入信號連接端和第三正輸入信號連接端，所述的反 輸入信號端為三個，即第一反輸入信號連接端、第二反輸入信號連接端和第三反輸入信號 連接端，所述的第一正輸入信號連接端設置在所述的第二十一 POMS管的柵極上，所述的第 二正輸入信號連接端設置在所述的第二十二 POMS管的柵極上，所述的第三正輸入信號連 接端設置在所述的第二十三POMS管的柵極上，所述的第一反輸入信號連接端設置在所述 的第二十四POMS管的柵極上，所述的第二反輸入信號連接端設置在所述的第二十五POMS 管的柵極上，所述的第三反輸入信號連接端設置在所述的第二十六POMS管的柵極。
全文摘要
本發明公開了新型絕熱邏輯門電路，由第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管構成一個交叉耦合結構的能量恢復型電路，並將第一PMOS管的源極和第二PMOS管的漏極並接於電源正端，將第一NMOS管的源極和第二NMOS管的漏極並接於時鐘信號端，而在第一PMOS管的源極與第一PMOS管的漏極之間跨接第一PMOS邏輯塊，在第二PMOS管的漏極與第二PMOS管的源極之間跨接第二PMOS邏輯塊，第一PMOS邏輯塊設置有至少一個正輸入信號連接端，第二PMOS邏輯塊設置有至少一個反輸入信號連接端，優點在於提出了一種與傳統絕熱邏輯電路功能特性完全相反的絕熱電路，其第一PMOS邏輯塊和第二PMOS邏輯塊均由PMOS管構成的，從而能大幅減少電路功耗。
文檔編號H03K19/00GK101977050SQ20101050093
公開日2011年2月16日 申請日期2010年10月9日 優先權日2010年10月9日
發明者劉彬彬, 胡建平, 鄔楊波, 陳金丹 申請人:寧波大學