一種驅動容性負載的有源下拉電路的製作方法
2023-07-03 08:05:51
專利名稱：一種驅動容性負載的有源下拉電路的製作方法
技術領域：
本發明涉及集成電路設計領域，尤其涉及一種驅動容性負載的有源下拉電路，用以驅動電容、互連線、電晶體陣列等容性負載。
背景技術：
發射級稱合邏輯(Emitter coupled logic, ECL),也稱為電流開關型邏輯電路，因其工作速度快，平均延遲時間短，廣泛應用於雙極型數字集成電路。ECL電路由兩部分構成，第一是由電流開關控制的差分對邏輯，第二是作為輸出緩衝的射級跟隨器，射級跟隨器的工作電流由一個電阻或者電流源確定，一般是固定的。在大規模集成電路中，ECL電路驅動多級負載電路。由於組成電路的電晶體和互連線存在寄生電阻和寄生電容，隨著電路規模的增加，ECL電路的負載電容也在増加。由於ECL電路的射級跟隨器工作電流固定，對負載電容放電速度緩慢，ECL電路輸出信號下降時間明顯比上升時間長。ECL電路負載電容越大，上升時間和下降時間差異越大。上升時間和下降時間不一樣，大大降低ECL電路的工作速度。増加射級跟隨器的工作電流可以降低下降時間，減少上升時間和下降時間的差異，但是ECL電路的功耗也大大增加。
發明內容
(一 )要解決的技術問題有鑑於此，本發明的主要目的在於提供一種電路形式簡單，低功耗的驅動容性負載的有源下拉電路，以實現對容性負載快速充電和放電，減少輸出信號的下降時間和上升時間，從而減少傳播延遲；同時實現差分輸入，差分輸出。( ニ )技術方案為達到上述目的，本發明提供了一種驅動容性負載的有源下拉電路，包括輸入単元，連接於驅動單元，用於將輸入信號轉換為差分信號；驅動單元，連接於延遲單元，用於提供有源驅動電流，並對驅動電流源的電流進行共享和重新分配；以及延遲單元，用於對輸出信號進行延時之後控制驅動單元中的驅動電流源，實現輸出從高電平切換到低電平吋，對負載電容快速放電；從低電平切換到高電平時，對負載電容快速充電；完成輸出信號在高電平和低電平之間的快速切換。上述方案中，所述輸入単元由差分對電晶體和上拉電阻構成，對輸入信號進行放大之後轉換為差分信號。上述方案中，所述輸入単元包括第一電晶體Q1，其基極與差分輸入的同相端ViP相連，其發射極與第二電晶體Q2的發射極相連相連，且與第一電流源Il相連，標記為netl，其集電極與第一電阻Rl的一端相連，且與驅動單元的第五電晶體Q5的基極相連，標記為net2 ；第二電晶體Q2，其基極與差分輸入的反相端ViN相連，其發射極與netl相連，其集電極與第二電阻R2 —端相連，且與驅動單元的第六電晶體Q6的基極相連，標記為net3 ；、
第一電流源II，一端連接到電源電壓VEE，另一端與net I相連；第一電阻Rl，一端與net2相連，另一端接地；以及第二電阻R2, —端與net3相連,另一端接地。上述方案中，所述第一電晶體Ql和第二電晶體Q2構成射極耦合對，分別接收差分信號ViP和ViN，並通過第一電阻Rl和第二電阻R2將差分信號ViP和ViN轉化為差分電壓輸出。上述方案中，所述差分信號ViP和ViN是相位相反的差分信號，或者是一個接單端信號，另一個接單端信號的共模電平。上述方案中，所述驅動單元是在傳統射級跟隨器基礎上，引入延時單元，並將兩個射級跟隨器的驅動電流源連接在一起，從而實現對驅動電流源的電流進行共享和重新分配。 上述方案中，所述驅動單元包括第五電晶體Q5，其基極與net2相連，其集電極接地，其發射極作為本發明的一個反相輸出端VoN，與延遲單元中第三電阻R3 —端相連，且與第三電晶體Q3的集電極相連；第三電晶體Q3，其基極與延遲單元中第三電阻R3的另一端相連，標記為net4，其集電極與反相輸出端VoN相連，其發射極與第三電流源13相連，標記為net5 ；電晶體第六電晶體Q6，其基極與net3相連，其集電極接地，其發射極作為本發明的同相輸出端VoP，與延遲單元中第四電阻R4相連，且與第四電晶體Q4的集電極相連；第四電晶體Q4，其基極與延遲單元中第四電阻R4相連，標記為net6，其集電極與VoP相連,其發射極與net5相連；第三電流源13的一端與net5相連，另一端與電源電壓VEE相連；以及第四電流源14的一端與net5相連，另一端與電源電壓VEE相連。上述方案中，所述第三電晶體Q3和所述第四電晶體Q4為下拉電晶體，其發射極連接在一起，構成射極耦合對；當兩個電晶體基極輸入電壓差大於閾值電壓，則射極耦合對的電流將集中在基極電壓較大的電晶體中。上述方案中，所述延時單元利用電阻和電容構成低通濾波器，具有延時作用。上述方案中，所述延遲單元包括第三電阻R3, —端與反相輸出端VoN相連,另一端與net4相連；第三電容C3，一端與電源電壓VEE相連，另一端與net4相連。第四電阻R4，一端與同相輸出端VoP相連，另一端與net6相連；以及第四電容C4, 一端與net6相連,另一端與電源電壓VEE相連。 上述方案中，所述第三電阻R3和所述第三電容C3構成低通濾波器，其延遲特性由第三電阻R3和第三電容C3的參數決定。上述方案中，所述第三電阻R3的阻值為R，所述第三電容C3的容值為C，則其傳播延遲tP = 0. 69RC ;RC具體取值，由驅動電路輸出信號下降時間的設計目標決定；RC越大，則驅動電路輸出波形過衝越大。上述方案中，所述第四電阻R4和所述第四電容C4構成低通濾波器，其參數選擇與延遲單元中的第三電阻R3和第三電容C3相同。上述方案中，所述延時單元有多種實現形式，包括電阻和電容的串聯，以及工作在弱導通狀態的二極體和電容的串聯。(三)有益效果本發明提供的驅動容性負載的有源下拉電路，通過延遲單元，控制驅動單元的有源驅動電流，調節對負載電容的充電和放電電流。在輸出從高電平切換到低電平時，延遲單元增加下拉電晶體對負載電容的放電電流；在輸出從低電平切換到高電平時，延遲單元關閉下拉電晶體，增加上拉電晶體對負載電容的充電電流。本發明在不增加功耗、沒有明顯增加電路面積與複雜度的情況下，實現了對容性負 載的快速驅動，具有電路簡單、低功耗、工作速度快、驅動能力強等優點。
圖I是傳統的射隨驅動電路的示意圖；圖2是依照本發明實施例的驅動容性負載的有源下拉電路的示意圖；圖3是依照本發明實施例的驅動容性負載的有源下拉電路另一種實現形式的示意圖；圖4是依照本發明實施例的驅動容性負載的有源下拉電路中電流源的多種實現形式示意圖；圖5是依照本發明實施例的驅動容性負載的有源下拉電路對負載電容充電和放電的不意圖；圖6是依照本發明實施例的驅動容性負載的有源下拉電路在驅動2. 5pF電容輸出波形，與傳統電路比較的示意圖；圖7是依照本發明實施例的驅動容性負載的有源下拉電路在驅動負載電容時，輸出信號波形隨著負載電容變化的示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明進一步詳細說明。需要說明的是，本發明的具體實施方式
採用負電源供電，電源上軌接地，下軌為負電源VEE。當然，也可以採用正電源供電，此時電源上軌為電源VCC，下軌接地。本發明提供的驅動容性負載的有源下拉電路，是在傳統的射隨耦合邏輯的射隨輸出基礎上，引入延遲控制電路，並充分利用差分輸出的相位呈反相的特性，對輸出射隨電流源的電流進行重新分配，增加下拉電晶體的工作電流，加速負載電容電荷的釋放，縮短輸出波形從高電平切換到低電平的轉換時間。圖2是依照本發明實施例的驅動容性負載的有源下拉電路的示意圖，該有源下拉電路採用雙極型工藝實現，包括輸入單元100、驅動單元200及延遲單元300，其中，輸入單元100連接於驅動單元200，用於將輸入信號轉換為差分信號；驅動單元200連接於延遲單元300，用於提供有源驅動電流，並對驅動電流源的電流進行共享和重新分配；延遲單元300用於控制驅動單元200的驅動電流，實現輸出從高電平切換到低電平時，對負載電容快速放電；從低電平切換到高電平時，對負載電容快速充電；完成輸出信號在高電平和低電平之間的快速切換。
進一步地,所述輸入單元100包括第一電晶體Q1，其基極與差分輸入的同相端ViP相連，其發射極與第二電晶體Q2的發射極相連相連，且與第一電流源Il相連，標記為netl，其集電極與第一電阻Rl的一端相連，且與驅動單元200的第五電晶體Q5的基極相連，標記為net2 ；第二電晶體Q2，其基極與差分輸入的反相端ViN相連，其發射極與netl相連，其集電極與第二電阻R2 —端相連，且與驅動單元200的第六電晶體Q6的基極相連，標記為net3 ；
第一電流源II，一端連接到電源電壓VEE，另一端與netl相連；第一電阻Rl，一端與net2相連，另一端接地；第二電阻R2,—端與net3相連,另一端接地；第一電晶體Ql和第二電晶體Q2構成射極耦合對，分別接收差分信號ViP和ViN，並通過第一電阻Rl和第二電阻R2將差分信號ViP和ViN轉化為差分電壓輸出。ViP和ViN可以是相位相反的差分信號，也可以是一個接單端信號，另一個接單端信號的共模電平。進一步地,所述驅動單元200包括第五電晶體Q5，其基極與net2相連，其集電極接地，其發射極作為本發明的一個反相輸出端VoN，與延遲單元300中第三電阻R3 —端相連，且與第三電晶體Q3的集電極相連；第三電晶體Q3，其基極與延遲單元300中第三電阻R3的另一端相連，標記為net4,其集電極與反相輸出端VoN相連,其發射極與第三電流源13相連,標記為net5 ；電晶體第六電晶體Q6，其基極與net3相連，其集電極接地，其發射極作為本發明的同相輸出端VoP，與延遲單元300中第四電阻R4相連，且與第四電晶體Q4的集電極相連；第四電晶體Q4，其基極與延遲單元300中第四電阻R4相連，標記為net6，其集電極與VoP相連,其發射極與net5相連；第三電流源13的一端與net5相連，另一端與電源電壓VEE相連；第四電流源14的一端與net5相連，另一端與電源電壓VEE相連；第三電晶體Q3和第四電晶體Q4，也稱為下拉電晶體，其發射極連接在一起，構成射極耦合對。射極耦合對的特點在於當兩個電晶體基極輸入電壓差大於閾值電壓，則射極耦合對的電流將集中在基極電壓較大的電晶體中。為此，假設同相輸出端VoP為高電平，經過延遲單元300，第四電晶體Q4的基極電壓比第三電晶體Q3的基極電壓大，為此第三電流源13和第四電流源14的電流將集中在第四電晶體Q4中，而第三電晶體Q3基本處於截止狀態。當同相輸出端VoP從高電平轉換到低電平時，經過延遲單元300，第四電晶體Q4的基極電壓信號也將從高電平轉換為低電平，但比VoP延遲一段時間，具體時間長短由延遲 單元300決定。在VoP轉化為低電平時，第四電晶體Q4的基極仍處於高電平狀態。根據差分特性可知，在同相輸出端VoP從高電平轉化為低電平時，反相輸出端將從低電平轉換為高電平，在延遲單元300的作用下，第三電晶體Q3的基極電壓信號也將從低電平轉換為高電平，但比VoN延遲一段時間。為此，當射極耦合對第四電晶體Q4的基極處於高電平狀態，第三電晶體Q3的基極為低電平，即第三電流源13和第四電流源14的電流將集中在第四電晶體Q4中，為VoP從高電平轉化為低電平提供的電流為第三電流源13和第四電流源14的電流之和。而傳統的射隨輸出驅動電路，在輸出從高電平轉化為低電平時的工作電流只有第三電流源13或者第四電流源14的電流。差分電路是完全對稱結構，為此第三電流源13和第四電流源14的電流是一樣的，為此本發明提供的有源下拉驅動電路在輸出從高電平轉換為低電平時提供的負載電容釋放電流為傳統射隨輸出驅動電路的2倍，有效縮短驅動電路輸出信號的下降時間。在同相輸出端VoP從高電平轉化為低電平時，反相輸出端VoN從低電平轉化為高電平，由於此時下拉第三電晶體Q3處於截止狀態，第五電晶體Q5的電流全部用來給負載電容充電。為此，本發明提供的有源下拉驅動電路，在輸出信號從低電平轉化為高電平時，提供的充電電流與傳統射隨輸出驅動電路一樣，為此輸出信號的上升時間不會增加。進一步地,所述延遲單元300包括第三電阻R3, —端與反相輸出端VoN相連,另一端與net4相連；第三電容C3, —端與電源電壓VEE相連,另一端與net4相連。
第四電阻R4，一端與同相輸出端VoP相連，另一端與net6相連；第四電容C4, 一端與net6相連,另一端與電源電壓VEE相連。第三電阻R3和第三電容C3構成低通濾波器，其延遲特性由第三電阻R3和第三電容C3的參數決定。第三電阻R3的阻值為R，第三電容C3的容值為C，則其傳播延遲tP =
0.69RCRC具體取值，由驅動電路輸出信號下降時間的設計目標決定,一般選擇合適的參數使得tP = 0. 69RC，大概是驅動電路輸出信號下降時間的一半即可。RC越大，則驅動電路輸出波形過衝越大。第四電阻R4和第四電容C4構成低通濾波器，其參數選擇與延遲單元300中的第三電阻R3和第三電容C3相同。上述所述電路形式只是具體實現方式中的一種，延遲單元除了有電阻和電容構成夕卜，還可以由二極體、電流源和電容構成，如圖3所示。圖3中延遲單元300中第五電流源15為第三二極體D3提供工作電流，第六電流源16為第四二極體D4提供工作電流，第三二極體D3的導通電阻與第三電容C3構成低通濾波器，第四二極體D4的導通電阻與第四電容C4構成低通濾波器，其同樣具有延遲特性。為降低功耗，第三二極體D3隻需工作在弱導通狀態即可，電容容值的選擇原則與電阻、電容構成的延遲單元相同。上述所述第一電流源II、第三電流源13、第四電流源14、第五電流源15和第六電流源16，有多種實現形式，如圖4所示。圖4(a)所示電流源由一個雙極型電晶體和電阻構成，電晶體基極與電壓源Vcs相連，發射極串聯一個電阻到電源電壓VEE，則其集電極則構成一個電流源。圖4(b)、(C)、(d)、(e)則列出電流源的可能構成形式。電流源由很多種形式，不局限於圖4所示的電路形式。為進一步說明本發明內容的優勢，對工作在同樣電壓、電流下的驅動容性負載的有源下拉電路與傳統的射隨輸出驅動電路，驅動負載電容的輸出波形進行比較。本發明提供的驅動容性負載的有源下拉電路對第一負載電容Cl和第二負載電容C2進行充電和放電如圖5所示，其中第一負載電容Cl和第二負載電容C2相等且等於CL。VoN從低電平切換到高電平，第五電晶體Q5提供充電電流對第一負載電容Cl進行充電；VoP從高電平切換到低電平，第四電晶體Q4提供放電電流對第二負載電容C2進行放電，且放電電流一部分來自第四電流源14，另一部分來自第三電流源13。對於傳統的射隨輸出驅動電路，隨著負載電容的增加，其輸出波形下降時間急劇增加，且大於上升時間。採用本發明提供的驅動容性負載的有源下拉電路驅動2. 5pF負載電容，與傳統電路比較結果如圖6所示，本發明電路的下降沿時間明顯小於傳統電路。採用本發明提供的驅動容性負載的有源下拉電路，如圖7所示，當負載電容CL從0. 5pF增加到2. 5pF，其輸出波形下降時間沒有明顯增加，且與上升時間接近。這充分說明本發明所提供方法的有效性。需要說明的是，雖然圖示中採用雙極型電晶體進行說明，但本專利的結構可以應用到MOS電路。以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保 護範圍之內。
權利要求
1.一種驅動容性負載的有源下拉電路，其特徵在於，包括輸入單元，連接於驅動單元，用於將輸入信號轉換為差分信號；驅動單元，連接於延遲單元，用於提供有源驅動電流，並對驅動電流源的電流進行共享 和重新分配；以及延遲單元，用於對輸出信號進行延時之後控制驅動單元中的驅動電流源，實現輸出從 高電平切換到低電平時，對負載電容快速放電；從低電平切換到高電平時，對負載電容快速 充電；完成輸出信號在高電平和低電平之間的快速切換。
2.根據權利要求I所述的驅動容性負載的有源下拉電路，其特徵在於，所述輸入單元 由差分對電晶體和上拉電阻構成，對輸入信號進行放大之後轉換為差分信號。
3.根據權利要求2所述的驅動容性負載的有源下拉電路，其特徵在於，所述輸入單元 包括第一電晶體(Q1)，其基極與差分輸入的同相端ViP相連，其發射極與第二電晶體(Q2) 的發射極相連相連，且與第一電流源(Il)相連，標記為netl，其集電極與第一電阻(Rl)的 一端相連，且與驅動單元的第五電晶體(Q5)的基極相連，標記為net2;第二電晶體(Q2)，其基極與差分輸入的反相端ViN相連，其發射極與netl相連，其集電 極與第二電阻(R2) —端相連，且與驅動單元的第六電晶體(Q6)的基極相連，標記為net3 ；第一電流源(Il)，一端連接到電源電壓VEE，另一端與netl相連；第一電阻(Rl)，一端與net2相連，另一端接地；以及第二電阻(R2),—端與net3相連,另一端接地。
4.根據權利要求3所述的驅動容性負載的有源下拉電路，其特徵在於，所述第一晶體 管(Ql)和第二電晶體(Q2)構成射極耦合對，分別接收差分信號ViP和ViN，並通過第一電 阻(Rl)和第二電阻(R2)將差分信號ViP和ViN轉化為差分電壓輸出。
5.根據權利要求4所述的驅動容性負載的有源下拉電路，其特徵在於，所述差分信號 ViP和ViN是相位相反的差分信號，或者是一個接單端信號，另一個接單端信號的共模電 平。
6.根據權利要求I所述的驅動容性負載的有源下拉電路，其特徵在於，所述驅動單元 是在傳統射級跟隨器基礎上，引入延時單元，並將兩個射級跟隨器的驅動電流源連接在一 起，從而實現對驅動電流源的電流進行共享和重新分配。
7.根據權利要求6所述的驅動容性負載的有源下拉電路，其特徵在於，所述驅動單元 包括第五電晶體(Q5)，其基極與net2相連，其集電極接地，其發射極作為本發明的一個反 相輸出端VoN，與延遲單元中第三電阻(R3) —端相連，且與第三電晶體(Q3)的集電極相 連；第三電晶體(Q3)，其基極與延遲單元中第三電阻(R3)的另一端相連，標記為net4，其 集電極與反相輸出端VoN相連，其發射極與第三電流源(13)相連，標記為net5;電晶體第六電晶體(Q6)，其基極與net3相連，其集電極接地，其發射極作為本發明的 同相輸出端VoP，與延遲單元中第四電阻(R4)相連，且與第四電晶體(Q4)的集電極相連；第四電晶體(Q4)，其基極與延遲單元中第四電阻(R4)相連，標記為net6，其集電極與 VoP相連,其發射極與net5相連；第三電流源(13)的一端與net5相連，另一端與電源電壓VEE相連；以及第四電流源(14)的一端與net5相連，另一端與電源電壓VEE相連。
8.根據權利要求7所述的驅動容性負載的有源下拉電路，其特徵在於，所述第三晶體 管(Q3)和所述第四電晶體(Q4)為下拉電晶體，其發射極連接在一起，構成射極耦合對；當 兩個電晶體基極輸入電壓差大於閾值電壓，則射極耦合對的電流將集中在基極電壓較大的 電晶體中。
9.根據權利要求1所述的驅動容性負載的有源下拉電路，其特徵在於，所述延時單元 利用電阻和電容構成低通濾波器，具有延時作用。
10.根據權利要求9所述的驅動容性負載的有源下拉電路，其特徵在於，所述延遲單元 包括第三電阻(R3), 一端與反相輸出端VoN相連,另一端與net4相連；第三電容(C3)，一端與電源電壓VEE相連，另一端與net4相連。第四電阻(R4)，一端與同相輸出端VoP相連，另一端與net6相連；以及第四電容(C4), 一端與net6相連,另一端與電源電壓VEE相連。
11.根據權利要求10所述的驅動容性負載的有源下拉電路，其特徵在於，所述第三電 阻(R3)和所述第三電容(C3)構成低通濾波器，其延遲特性由第三電阻(R3)和第三電容 (C3)的參數決定。
12.根據權利要求11所述的驅動容性負載的有源下拉電路，其特徵在於，所述第三電 阻(R3)的阻值為R，所述第三電容(C3)的容值為C，則其傳播延遲tP = 0. 69RC ;RC具體取 值，由驅動電路輸出信號下降時間的設計目標決定；RC越大，則驅動電路輸出波形過衝越大。
13.根據權利要求10所述的驅動容性負載的有源下拉電路，其特徵在於，所述第四電 阻(R4)和所述第四電容(C4)構成低通濾波器，其參數選擇與延遲單元中的第三電阻(R3) 和第三電容(C3)相同。
14.根據權利要求1所述的驅動容性負載的有源下拉電路，其特徵在於，所述延時單元 有多種實現形式，包括電阻和電容的串聯，以及工作在弱導通狀態的二極體和電容的串聯。
全文摘要
本發明公開了一種驅動容性負載的有源下拉電路，包括輸入單元，連接於驅動單元，用於將輸入信號轉換為差分信號；驅動單元，連接於延遲單元，用於提供有源驅動電流，並對驅動電流源的電流進行共享和重新分配；以及延遲單元，用於對輸出信號進行延時之後控制驅動單元中的驅動電流源，實現輸出從高電平切換到低電平時，對負載電容快速放電；從低電平切換到高電平時，對負載電容快速充電；完成輸出信號在高電平和低電平之間的快速切換。本發明在不增加功耗、沒有明顯增加電路面積與複雜度的情況下，實現了對容性負載的快速驅動，具有電路簡單、低功耗、工作速度快、驅動能力強等優點。
文檔編號H03K19/01GK102664617SQ20121010999
公開日2012年9月12日 申請日期2012年4月13日 優先權日2012年4月13日
發明者劉新宇, 吳旦昱, 周磊, 武錦, 金智, 陳建武 申請人:中國科學院微電子研究所