具有連接至源極的背柵的GaNHEMT的製作方法

2023-06-03 20:22:16

具有連接至源極的背柵的GaN HEMT的製作方法
【專利摘要】本發明通過在柵極和漏極之間的成核層和緩衝層中刻蝕出空隙來減小GaN器件的溝道層內的動態導通電阻。可以鍍敷該空隙和器件襯底的下側以形成背柵金屬層。本發明通過減小從HEMT的柵極到漏極的電場強度來增加器件擊穿電壓。通過將背柵金屬層置於溝道的有源區域的下面來減小該電場強度。背柵金屬層可以與源極或漏極電接觸。
【專利說明】具有連接至源極的背柵的GaNHEMT
[0001]本申請要求於2010年6月4日提交的題為「GaN HEMTs with a Back GateConnected to the Source」的臨時申請61/351，726的優先權。臨時申請61/351，726通過引用方式併入於此。
【技術領域】
[0002]本發明涉及氮化鎵高電子遷移率場效應電晶體(HEMT)(又稱為異質結構FET(HFET)或調製摻雜FET (MODFET))的製造領域，在該氮化鎵高電子遷移率場效應電晶體中，源極或漏極可以與溝道的有源區下面的背柵電連接。
【背景技術】
[0003]HEMT器件，尤其是由GaN製成的HEMT器件可以用於切換大電壓。這些器件的一個缺點是要通過勢壘區來防止柵極與漏極之間的短路。若在勢壘層中柵極和漏極之間的電場過大，則勢壘層擊穿，器件短路。另一個問題是，柵極下面的成核層(nucleation)和緩衝層中的碳會減小器件的切換速度。這出現在器件的動態導通電阻中。該動態導通電阻是當器件從截止切換為導通時兩端之間的電阻。

【發明內容】

[0004]本公開描述了減少HEMT器件的動態導通電阻並增加柵極和漏極之間的擊穿電壓的結構和方法。
[0005]本發明的原理的一個優選實施例為一種HEMT器件，其包括襯底、緩衝層、溝道層和勢壘層；布置在所述勢壘層上的源極、柵極和漏極。此外，HEMT器件包括布置在所述襯底下側上的背柵金屬層，以及空隙(void)，其在位於所述柵極和所述漏極之間的有源區域下方的緩衝層和襯底中。而且，所述源極與所述背柵金屬層電連接。
[0006]基於在前實施例的替代實施例包括所述襯底和所述緩衝層之間的成核層。所述成核層在所述有源區域下方在所述柵極和所述漏極之間包括空隙。本實施例可以包括導電鍍敷層，其在所述襯底和所述緩衝層的被處在所述柵極和漏極之間的所述有源區域下方的所述空隙所暴露的表面上。所述導電鍍敷層可以為金屬並且可以與所述背柵金屬層電連接。
[0007]在先前描述的實施例中的溝道層可以包括III族材料與V族材料的組合，優選GaN。此外，先前描述的實施例可以包括絕緣覆蓋層。
[0008]本發明的原理的替代實施例包括一種製造HEMT器件的方法，該器件的柵極和漏極之間、溝道層以下的含碳區域被去除並被背柵金屬層取代。該形成HEMT器件的方法包括接收襯底，所述襯底的頂面上形成有緩衝層、溝道層、勢壘層。在所述勢壘層上形成源極、漏極和柵極，然後將所述襯底的背面刻蝕穿過所述緩衝層，以在所述柵極和所述漏極之間的區域中形成空隙。該方法可以包括在所述襯底和所述緩衝層之間添加成核層，以及將所述空隙刻蝕穿過所述成核層。
[0009]先前描述的方法還可以包括在所述襯底的背面上、在所述溝道層的背面上、以及所述成核層和所述緩衝層的通過在所述柵極和漏極之間的所述區域中形成所述空隙而被暴露的邊緣上形成背柵金屬層。而且該方法還可以包括在所述HEMT器件上形成與所述源極連接並且與所述背柵金屬層連接的源極場板。該方法中的溝道層包括GaN或另一III族-V族材料。
【專利附圖】

【附圖說明】
[0010]附圖與說明一起示出了本發明的示例性實施例，並且與說明書一起用於解釋本發明的原理。
[0011]圖1:現有技術的FET的結構。
[0012]圖2:示出本發明原理的實施例的器件的側視圖。
[0013]圖3A:示出本發明原理的實施例的器件的側視圖。
[0014]圖3B:圖3A中的器件的A-A截面俯視圖。
[0015]圖4:製造具有背柵的GaN HEMT的方法。
[0016]圖5:製造具有背柵的GaN HEMT的替代方法。
【具體實施方式】
[0017]儘管本發明的實施例適用於許多不同的器件，但它們尤其適用於微波和毫米波功率GaN電晶體和聞壓開關GaN電晶體。
[0018]在以下詳細描述中，通過舉例的方式僅示出並描述了本發明的某些示例性實施例。本領域技術人員將認識到，在不偏離本發明的精神和範圍的情況下，可以通過各種方式對所述示例性實施例進行修改。因此，附圖和說明書本質上應視為說明性的而非限制性的。
[0019]還要理解的是，當諸如層、區域或襯底之類的元件被稱為在另一元件「上」時，它可以是直接在該另一元件上，或者還可以有中間元件。而且，諸如「內部」、「外部」、「上部」、「上面」、「下部」、「之下」、「下面」之類的相對術語及其類似術語在本文中可用於描述一層或另一區域的關係。要理解的是，這些術語意在除了包含圖中所描述的方位外，還包含器件的不同方位。
[0020]儘管在本文中可以使用術語第一、第二等來描述各種元件、組件、區域、層和/或部分，但這些元件、組件、區域、層和/或部分不應由這些術語限制。這些術語僅用於將一個元件、組件、區域、層或部分與另一區域、層或部分區分開。因此，在不偏離本發明的教導的情況下，下面討論的第一元件、第一組件、第一區域、第一層或第一部分可以被稱為第二元件、第二組件、第二區域、第二層或第二部分。
[0021]在此參照剖視圖來描述本發明的實施例，這些剖視圖是本發明的理想實施例的示意性圖示。要理解的是，許多層將具有與所示的厚度相比不同的相對厚度。而且，可以預料到例如由於製造技術和/或公差而導致的圖示形狀的變化。本發明的實施例不應解釋為限制於本文所示的各區域的特定形狀，而應包括例如由於製造而導致的形狀的偏差。示出為或描述為方形或矩形的區域通常由於正常的製造公差而具有圓形或彎曲的特徵。因此，附圖中示出的區域本質上為示意性的，它們的形狀並非意在說明器件的區域的精確形狀，同樣並非意在限制本發明的範圍。在各附圖中，相似標號元件為相同元件，即，圖3A和圖3B中的110與圖1中的110相同。[0022]圖1示出了 HEMT器件的典型橫截面，該器件包括襯底107、可選成核層108、緩衝層109、溝道層110、勢壘層112，以及通常的源極114、柵極116和漏極118。背柵金屬層106可以與源極114或源極場板115電連接。柵極116可以封裝在絕緣覆蓋層117內。
[0023]在現有技術中，柵極116通常僅由頂柵結構組成。源極114可以通過至背柵金屬層106的導電通孔(未示出)連接到矽襯底107的背面。矽襯底107可以變薄至100微米量級的厚度，但仍保留在器件的有源區的下方。
[0024]器件的有源區是源極114和漏極118之間的區域，並且包括勢壘層112、溝道層110、緩衝層109和成核層108。源極114和漏極118之間的導通發生在溝道層中。器件的截止模式導電率由漏極118和柵極116之間的勢壘層112的擊穿場強決定。柵極116和漏極118之間的有源區域的擊穿場強由該區域中的勢壘層112的成分決定。此外，有源區可能包含諸如成核層108中的高濃度碳之類的缺陷。這些缺陷表現為動態導通電阻的增加。動態導通電阻是當器件從截止切換為導通時柵極116和漏極118之間的電阻。
[0025]可以添加成核層108以減少襯底107和緩衝層109之間的晶格失配。實際上，成核層108用作襯底107和緩衝層109之間的過渡。通過示例的方式而非限制，成核層108可以包括AlN或AlGaN。成核層108的厚度可以在IOnm和50nm之間。
[0026]如圖1所示，GaN器件一般在襯底和緩衝層之間具有成核層108，以在可能具有不同晶體結構的襯底107和緩衝層109之間提供晶體過渡。成核層108和緩衝層109可以為AlxGahN (0<=χ<=1)並且具有缺陷。成核層108中的缺陷可以包括間隙、氧空位、鎵空位、或鎵間隙中的碳。成核層108中的缺陷產生反相電場，必須在導通發生前克服該反相電場。通過向緩衝層109提供電荷載流子來抵消反相電場，從而克服反相電場。一旦反相電場109被抵消，則有更多載流子可用於溝道層110的導通，並且導通電阻達到穩定狀態。此外，通過減小反相電場，更多的載流子可提早用於導通。
[0027]繼續圖1，由於在載流子可用於溝道層之前必須克服反相電場，因此可以通過消除引起勢壘區域中載流子較少的原因來減小柵極至漏極電阻。具體地，通過刻蝕來去除至少柵極116和漏極118之間的溝道層110下面的襯底107、緩衝層109和成核層108。
[0028]截止模式擊穿電壓是導致勢壘層112和/或溝道層110擊穿的柵極116和漏極118之間的電壓。成核層108中的缺陷不會直接影響擊穿電壓。但是改善成核層108中缺陷的影響的步驟使得能夠進行減小柵極116和漏極118之間的峰值電場的步驟。
[0029]考慮到圖1中的現有技術，本發明的目的有兩個方面:(1)通過去除使得可用於導通的載流子耗盡的含碳區域來減小高壓GaN FET器件中的動態電阻，以及(2)對去除的區域鍍敷金屬以形成背柵金屬層106。如圖2和圖3所示，背柵金屬層106可以位於器件的高電場區域內，以用作該區域中的峰值電場的減小器。這兩個動作，即去除所選區域中的成核層108和緩衝層109以及對這些區域鍍敷金屬的動作，使得與現有技術中已知的器件相比能夠實現低的動態導通電阻和高的擊穿電壓。
[0030]本發明的原理如圖2的器件所示，形成器件結構的方法如圖4和圖5所示，其均能導致動態導通電阻減小以及擊穿電壓提高。利用同一過程實現這兩個性能改善。通過去除含碳區域(即，器件200的成核層108和緩衝層109)來得到圖2中的結構。在一個實施例中，通過從晶片的背側刻蝕所選區域107、108和109來進行去除，然後對刻蝕區域105鍍敷金屬，並形成連接鍍金屬的刻蝕區域105與器件的源極114的電接觸。鍍金屬的刻蝕區域105由於其靠近勢壘層112中的柵極116與漏極118之間的高電場區域以及其與源極場板115連接，因此對該高電場區域形成有效的背柵金屬層106。背柵金屬層106對高電場區域的靠近導致該區域中峰值電場減小，從而增加器件200的擊穿電壓。
[0031]由於去除有源區中反相電場的來源使得更多載流子可以用於溝道層110的導通，所以動態導通電阻減小。
[0032]在圖3A的優選實施例中，去除了襯底107、成核層108和緩衝層109。可以通過刻蝕以及通過等離子刻蝕來去除這些層。
[0033]刻蝕是一種用於去除材料的已知技術。通過在刻蝕前遮蔽器件，刻蝕可以是選擇性的。刻蝕可以按兩個或更多步驟執行。通過示例而非限制的方式，可以利用CF4或SF6來刻蝕襯底107，然後利用氯來刻蝕成核層108和緩衝層109。一旦到達成核層108/緩衝層109，對襯底的刻蝕將結束。通過對刻蝕進行定時以及通過選擇刻蝕劑來控制成核層108或緩衝層109的刻蝕深度。針對在刻蝕深度為微米數量級的情況下對成核層108或緩衝層109的氯刻蝕，刻蝕時間在I分鐘和100分鐘之間，但這並是非限制性的。
[0034]圖3B示出了從圖3A中的器件300的頂部觀看的剖視圖。刻蝕區域105用虛線框示出。刻蝕區域105不一定為器件300的整個襯底107、成核層108和緩衝層109。
[0035]如圖4所示地可以在形成了完成的器件之後使用構造器件200或器件300的方法，或者可以如圖5所示地在添加了勢壘層和溝道層之後進行刻蝕。在圖4中，在襯底上構造器件200或器件300，然後刻蝕器件200或器件300以在漏極118附近生成背柵金屬層106。
[0036]在圖5中，通過從載體開始並以載體為基礎進行構造，按照與圖4中所述的順序相反的順序來添加各器件層。一旦存在所有的器件層，就在所選區域105中刻蝕掉襯底層107、成核層108和緩衝層109。然後去除載體並完成器件200或器件300。
[0037]通常，利用通孔連接源極114和矽襯底107的背側將不會影響擊穿電壓或動態導通電阻，這是因為背柵金屬層106離器件200或器件300的有源區太遠。然而，通過刻蝕襯底107、成核層108和緩衝層109，然後形成背柵金屬層106，通過靠近背柵金屬層106來減小峰值電場。
[0038]此外，通過減小柵極116和漏極118之間的電場的大小可以增加截止模式擊穿電壓。通過在柵極116和漏極118之間、溝道層110下面將背柵金屬層106添加至源極114，可以減小柵極116和漏極118之間的峰值電場。
[0039]導通電阻的典型時間常數為100毫秒至100微秒的數量級。通過刻蝕成核層108和緩衝層109，可以使時間常數減小至小於100納秒。
[0040]刻蝕掉成核層108和緩衝層109不會影響截止模式下的擊穿電場強度。該電場在柵極116和漏極118之間。若場變得太強，則勢壘層112會在勢壘層112和絕緣覆蓋層117之間、柵極116和漏極118之間的交界處短路。峰值電場出現在柵極116最接近於漏極118的邊緣處。通過在柵極和漏極之間的區域105中添加連接至源極114的背面金屬，柵極116處的峰值電場減小。
[0041]儘管用GaN材料來進行實踐，但這並非限制性的。可以利用III族材料和V族材料的其它組合來實踐上述技術和方法。典型的III族材料包括鎵和銦。V族材料包括氮、磷、砷、和銻。通過示例的方式但非限制性的，溝道層110材料包括GaN、InGaN和Al InGaN。通過示例的方式但非限制性的，可替代的絕緣覆蓋層117材料包括AlN、AlInN、AlGaN和AlInGaN。
[0042]溝道層110和勢壘層112已被描述為單一的同質層，這僅為示例並非限制。所描述的各層可以包括上述材料的多層。
[0043]圖4中描述的製造器件200和器件300的方法。該方法實質上從完整的器件開始並選擇性地去除材料來形成器件200或器件300。具體地，方法400從接收襯底、將溝道層和勢壘層添加至上表面的步驟410開始。襯底可以包括上表面上的成核層和緩衝層。在步驟420，添加源極、柵極和漏極接觸件來完成器件200和器件300。可選步驟425中可以添加源極場板、漏極場板和絕緣覆蓋層。接下來，在步驟430，在柵極和漏極之間的區域中刻蝕掉襯底以及可選地刻蝕掉成核層和緩衝層。在步驟440，對刻蝕區域鍍敷諸如金屬之類的導電材料。還可以對襯底的下表面鍍敷金屬，例如以形成背柵金屬層。背柵金屬層可以與柵極和漏極之間的刻蝕區域中的鍍敷層接觸。最後，如步驟460所述，背柵金屬層可以與源極場板電連接。
[0044]圖5示出了形成器件200或器件300的替代方法。在圖5中，除了通過使用載體而容許更多的並行操作以外，該方法與圖4所示的方法類似。如圖5所示，通過步驟510利用載體開始構造器件200或器件300。接下來在步驟520，添加勢壘層、溝道層、緩衝層和成核層。在步驟530，在期望的柵極和漏極之間的區域中刻蝕掉緩衝層和成核層。可選地，與構造載體層的同時，襯底可以被形成為具有與緩衝層和成核層中的刻蝕區域對應的刻蝕區域。在步驟540，襯底被接合至載體上剩餘的成核層。若還沒有被刻蝕掉，則在步驟550中在期望的柵極和漏極之間的區域中刻蝕襯底。在步驟560，可以對柵極和漏極之間的刻蝕區域以及襯底的下側鍍敷導體(優選金屬)，以形成背柵金屬層。在步驟570，去除載體，並在步驟580，添加對源極、柵極和漏極的接觸件以及絕緣覆蓋層和場板。最後，在步驟590，使背柵金屬層連接至步驟580中添加的源極場板。
[0045]儘管已結合某些示例性實施例描述了本發明，但本領域技術人員要理解的是，本發明不限制於所公開的實施例，而是相反，旨在覆蓋所附權利要求及其等同形式的精神和範圍內包括的各種修改。
【權利要求】
1.一種高電子遷移率場效應電晶體器件，包括: 襯底、緩衝層、溝道層和勢壘層； 布置在所述勢壘層上的源極、柵極和漏極； 布置在所述襯底下側上的背柵金屬層；以及 空隙，其在位於所述柵極和所述漏極之間的有源區域下方的緩衝層和襯底中；其中 所述源極與所述背柵金屬層電連接。
2.根據權利要求1所述的器件，還包括成核層，其在所述襯底和所述緩衝層之間；所述成核層在所述柵極和所述漏極之間的所述有源區域中包括空隙。
3.根據權利要求1所述的器件，還包括導電鍍敷層，其在所述襯底和所述緩衝層的被所述柵極和所述漏極之間的有源區域下方的所述空隙所暴露的表面上。
4.根據權利要求3所述的器件，其中所述導電鍍敷層包括金屬。
5.根據權利要求3所述的器件，其中所述導電鍍敷層與所述背柵金屬層電連接。
6.根據權利要求1所述的器件，其中所述溝道層包括III族材料與V族材料的組合。
7.根據權利要求6所述的器件，其中所述溝道層包括GaN。
8.根據權利要求1所述的器件，還包括絕緣覆蓋層。
9.一種形成高電子遷移率場效應電晶體器件的方法，包括: 接收襯底，所述襯底的頂面上形成有緩衝層、溝道層、勢壘層； 在所述勢壘層上形成源極、漏極和柵極；以及 將所述襯底的背面刻蝕穿過所述緩衝層，以在所述柵極和所述漏極之間的區域中形成空隙。
10.根據權利要求9所述的方法，其中所述器件還包括所述襯底和所述緩衝層之間的成核層，並且其中所述空隙延伸通過所述成核層。
11.根據權利要求10所述的方法，還包括:在所述襯底的背面上、在所述溝道層的背面上、以及在所述成核層和所述緩衝層的通過在所述柵極和所述漏極之間的所述區域中形成所述空隙而被暴露的邊緣上形成背柵金屬層。
12.根據權利要求11所述的方法，還包括:在所述高電子遷移率場效應電晶體器件上形成與所述源極連接並且與所述背柵金屬層連接的源極場板。
13.根據權利要求9所述的方法，其中所述溝道層包括GaN。
【文檔編號】H01L21/335GK103582951SQ201280027471
【公開日】2014年2月12日 申請日期:2012年5月10日 優先權日:2011年5月17日
【發明者】卡裡姆·S·保特羅斯 申請人:Hrl實驗室有限責任公司