掃描驅動器的製作方法

2023-05-28 15:45:36

專利名稱：：掃描驅動器的製作方法
技術領域：
：本發明涉及一種掃描驅動器，特別是涉及一種使用兩組地址訊號來決定掃描訊號的掃描驅動器。
背景技術：
：圖1示出了具有256個掃描訊號的傳統掃描驅動器100的架構圖。掃描驅動器100包括移位緩存器110、控制單元120、電平移位單元130與輸出緩沖單元140。移位緩存器110接收一起始訊號DIO與時鐘訊號CPV。當起始訊號DIO轉為致能時，移位緩存器110始依據時鐘訊號CPV,於256個時鐘周期依序致能地址訊號A(1)至A(256)。控制單元120接收地址訊號A(1)至A(256),依據控制訊號XON進一步決定是否強制致能所有地址訊號A(l)至A(256)。電平移位單元130接收地址訊號A(l)至A(256),並提高地址訊號A(l)至A(256)的訊號擺幅。輸出緩沖單元140接收經提高訊號擺幅的地址訊號A(1)至A(256),緩衝後輸出對應地址訊號A(1)至A(256)的掃描訊號G(1)至G(256)。圖2示出了電平移位單元130與輸出緩衝單元140中，對應每個地址訊號的電平移位電路131與輸出緩衝電路141的電路圖。掃描驅動器IOO輸出256個地址訊號，因此需要256個圖2的電平移位電路131與輸出緩衝電路141。在圖2中，電平移位電路131是以接收地址訊號A(1),由緩衝電路141輸出對應此地址訊號的掃描訊號G(1)為例。地址訊號A(1)包括差動訊號A1N與A1P。由於電平移位電路131內的電晶體需考慮彼此間的尺寸比例，因此電平移位電路131所佔的面積很大。如此一來，掃描驅動器的成本即會增加。
發明內容本發明涉及一種掃描驅動器，於MxN個時鐘周期內，藉由分别致能N個第一地址訊號之一與M個第二地址訊號之一，分别致能MxN個掃描訊號之一。根據本發明(的第一方面)，提出一種掃描驅動器。此掃描驅動器用於一液晶顯示器。此掃描驅動器包括一第一地址邏輯單元、一第二地址邏輯單元、第一電平移位單元、第二電平移位單元與一解碼單元。第一地址邏輯單元依據一第一控制訊號，於一第K個時鐘周期內，致能N個第一地址訊號的一第i個第一地址訊號。i等於K/N的餘數。當K為N的倍數時，i等於N。第二地址邏輯單元依據第一控制訊號，於第K個時鐘周期內，致能M個第二地址訊號的一第j個第二地址訊號。j等於K/N的商數加1。第一電平移位單元用以提升第一地址訊號的訊號擺幅。第二電平移位單元用以提升第二地址訊號的訊號擺幅。當第i個第一地址訊號為致能，且第j個第二地址訊號為致能時，解碼單元致能MxN個掃描訊號的一第(j-l)xN+i個掃描訊號。其中，K、M與N分別為一正整數，i為小於或等於N的正整數，j為小於或等於M的正整數。為使本發明的上述內容能更明顯易懂，下文特舉一較佳實施例，並結合附圖詳細說明如下。圖1示出了具有256個掃描訊號的傳統掃描驅動器的架構圖。圖2示出了電平移位單元與輸出緩衝單元中，對應每個地址訊號的電平移位電路與輸出緩衝電路的電路圖。圖3示出了本發明實施例的掃描驅動器的架構圖。圖4示出了本發明實施例的掃描驅動器的第一地址訊號、第二地址訊號、控制訊號與時鐘訊號的時序圖。圖5示出了本發明實施例的掃描驅動器的解碼單元與輸出緩衝單元內的解碼電路與輸出緩衝電路的電路圖。圖6示出了另一種或非門(N0R)解碼電路的電路圖。圖7示出了本發明另一實施例的掃描驅動器。圖8示出了圖7的掃描驅動器的解碼單元內部的解碼電路的架構圖。圖9示出了圖8的解碼電路與圖7的緩衝單元內部的緩衝電路的電路圖。附圖符號說明tableseeoriginaldocumentpage6具體實施例方式請參照圖3，其示出了本發明實施例的掃描驅動器的架構圖。在圖3中，掃描驅動器300用於一液晶顯示器。掃描驅動器300包括一第一地址邏輯單元311、第二地址邏輯單元312、電平移位單元331、332與解碼單元340。第一地址邏輯單元311接收時鐘訊號CPV與控制訊號DIO。第一地址邏輯單元311依據控制訊號DI0，於一第K個時鐘周期T(K)內，致能N個第一地址訊號的一第i個第一地址訊號X(i)。其中，i為小於或等於N的正整數。i等於K/N的餘數。當K為N的倍數時，i等於N。在本發明實施例中，N是以16為例作說明。第二地址邏輯單元312依據控制訊號DIO,於第K個時鐘周期T(K)內，致能M個第二地址訊號的一第j個第二地址訊號Y(j)。j為小於或等於M的正整數。j等於K/N的商數加l。在本發明實施例中，M亦以16為例作說明。電平移位單元331用以提升第一地址訊號X(l)至X(16)的訊號擺幅。電平移位單元332用以提升第二地址訊號Y(l)至Y(16)的訊號擺幅。當第一地址訊號X(i)為致能，且第二地址訊號Y(j)為致能時，解碼單元340致能MxN個掃描訊號的一第(j-1)xN+i個掃描訊號。其中，K是小於或等於MxN的正整數。在本發明實施例中，K小於256。圖4示出了本發明實施例的掃描驅動器300的第一地址訊號X(l)至X(16)、第二地址訊號Y(1)至Y(16)、控制訊號DIO與時鐘訊號CPV的時序圖。請同時參考圖3與圖4。以下舉例說明本發明實施例的掃描驅動器400的動作。在本發明實施例中，控制訊號DIO為一起始訊號。當控制訊號DIO轉為致能時，第一地址邏輯單元311即於一第1個時鐘周期T(1)內，致能第1個第一地址訊號X(l)。而第二地址邏輯單元312致能第二地址訊號Y(l)。第一地址訊號X(l)與第二地址訊號Y(l)分別經電平移位單元331與332提升訊號擺幅。之後，解碼單元340依:提致能的第一地址訊號X(l)與第二地址訊號Y(1),致能第1個掃描訊號G(1)。之後，於第2個至第16個時鐘周期T(2)至T(16)，第一地址邏輯單元311分別依序致能第一地址訊號X(2)至X(16)，而第二地址邏輯單元312仍致能第二地址訊號Y(l)。解碼單元340依據分别致能的第一地址訊號X(2)至X(16),與致能的第二地址訊號Y(l),輸出掃描訊號G(2)至G(16)。於第1至第16個時鐘周期，16個第一地址訊號X(l)至X(16)均已致能過。之後，於第17至第32個時鐘周期，第二地址邏輯電路312致能第二地址訊號Y(2),而第一地址邏輯電3各311再分別依序致能第一地址訊號X(l)至X(16)。解碼單元340分別依據致能的第一地址訊號X(1)至X(16),與致能的第二地址訊號Y(2)，致能掃描訊號G(l7)至G(32)。之後，第一與第二地址邏輯電路以上述方式致能第一與第二地址訊號。直到第241至256個時鐘周期T(241)至T(256)，第二地址邏輯電路312致能第二地址訊號Y(16),而第一地址邏輯電路311再分別依序致能第一地址訊號X(1)至X(16)。解碼單元340依序致能掃描訊號G(241)至G(256)。本發明實施例的掃描驅動器，於256個時鐘周期內，藉由分别致能16個第一地址訊號與16個第二地址訊號，分别致能256個掃描訊號。本發明實施例的掃描驅動器300還可以包括控制單元321與322。控制單元321用以接收由第一地址電3各311傳送而來的第一地址訊號X(l)至X(16)。控制單元321依據控制訊號XON進一步決定將第一地址訊號X(l)至X(16)致能與否，並將第一地址訊號X(l)至X(16)輸出至電平移位單元331。控制單元322用以接收由第二地址電路312傳送而來的第二地址訊號Y(l)至Y(16)。控制單元322依據控制訊號XON進一步決定將第二地址訊號Y(l)至Y(16)致能與否，並將第二地址訊號Y(l)至Y(16)輸出至電平移位單元332。在本發明實施例中，當控制訊號XON為致能時，則控制單元321強制致能所有第一地址訊號X(l)至X(16),控制單元322強制致能所有第二地址訊號Y(1)至Y(16)，使得所有掃描訊號G(l)至G(256)均為致能。當控制訊號XON為非致能時，則控制單元321不改變第一地址訊號X(l)至X(16)，控制單元3"不改變第二地址訊號Y(l)至Y(16)原來的致能或非致能狀態，而將其直接傳送至電平移位單元331與332。當另一控制訊號0E為致能時，則控制單元321強制非致能所有第一地址訊號X(1)至X(16)，控制單元322強制非致能所有第二地址訊號Y(l)至Y(16),使得所有掃描訊號G(l)至G(256)均為非致能。當控制訊號0E為非致能時，則控制單元321不改變第一地址訊號X(1)至X(16)，控制單元322不改變第二地址訊號Y(l)至Y(16)原來的致能或非致能狀態，而將其直接傳送至電平移位單元331與332。本發明實施例的掃描驅動器300還可以包括一輸出緩衝單元350。輸出緩衝單元350接收並緩衝輸出掃描訊號G(1)至G(256)。圖5示出了本發明實施例的掃描驅動器300的解碼單元340與輸出緩衝單元350內的解碼電路341與輸出緩衝電路351的電路圖。解碼電路341為一與非門(NAND)解碼電路。在本發明實施例中，解碼單元340與輸出緩衝單元350分別具有256個解碼電路與256個輸出緩衝電路。每個解碼電路接收16個第一地址訊號X(1)至X(16)的一與16個第二地址訊號Y(1)至Y(16)的一，並據以決定致能對應的掃描訊號與否。每個輸出緩沖電路接收並緩沖輸出由256個解碼電路的一傳送而來的掃描訊號。圖5的解碼電路341是以接收第一地址訊號X(1)與第二地址訊號Y(1)為例。當第一時鐘周期T(l)，第一地址訊號X(1)與第二地址訊號Y(1)均為致能時，解碼電路341即致能掃描訊號G(1)。輸出緩衝電路351緩沖並輸出致能的掃描訊號G(1)。當第一時鐘周期T(1)結束後，第一地址訊號X(1)與第二地址訊號Y(1)不同時致能，解碼電路341即非致能掃描訊號G(l)。其餘解碼電路與輸出緩衝電路與上述相同，於此不再贅述。本發明實施例的掃描驅動器，其解碼單元與輸出緩衝單元包括256個解碼電路。每個解碼電路僅需4個電晶體，且解碼電路的電晶體不需考慮尺寸比例，因此解碼電路所佔的面積很小。另外，本發明實施例的掃描驅動器僅輸出16個第一地址訊號與16個第二地址訊號。因此，電平移位單元331與332僅分別需要16個電平移位電路，分別對應16個第一地址訊號與16個第二地址訊號。此電平移位電路與圖2的電平移位電路131相同。相較於傳統掃描驅動器使用256個電平移位電路，本發明實施例的掃描驅動器僅需32個電平移位電路。因此，相較於傳統掃描驅動器，在輸出相同數量的掃描訊號的前提下，本發明實施例的掃描驅動器可以達到有效節省電路面積的效果。解碼單元340亦可以使用不同解碼電路來達到相同效果。圖6示出了另一種或非門(NOR)解碼電路的電路圖。圖6的解碼電路是以接收第一地址訊號X(1)與第二地址訊號Y(1),輸出掃描訊號G(1)為例。本發明實施例的掃描驅動器，其第一地址邏輯電路與第二地址邏輯電路是以分別輸出16個第一地址訊號與16個第二地址訊號為例；其解碼單元是以輸出256個掃描訊號為例。實際應用上，第一與第二地址邏輯電路可設計為輸出不同數量的第一與第二地址訊號，使得解碼單元可輸出不同數量的掃描訊號。圖7示出了本發明另一實施例的掃描驅動器700。掃描驅動器700的第一地址邏輯電路711依據兩個控制訊號DI01與DI02，來分别致能第一地址訊號XA(1)至XA(16)與第三地址訊號XB(1)至XB(16)。而第二地址邏輯電路712依據控制訊號DI01與DI02,來分别致能第二地址訊號YA(1)至YA(16)與第四地址訊號YB(1)至YB(16)。控制訊號DI01與DI02分別獨立控制第一與第二地址邏輯電路711與712。當控制訊號DI01轉為致能時，第一地址邏輯電路711與第二地址邏輯電路712首先致能第一地址訊號XA(1)與第二地址訊號YA(1)。然後，與前述相同，解碼單元740致能掃描訊號G(1)。如前所述，第一地址邏輯電路711依序重複致能第一地址訊號XA(1)至XA(16)。第二地址邏輯電路712依序致能第二地址訊號YA(1)至YA(16)。解碼單元740即依序致能掃描訊號G(1)至G(256)。當控制訊號DI02轉為致能時，第一地址邏輯電路711與第二地址邏輯電路712首先致能第三地址訊號XB(1)與第四地址訊號YB(1)。與前述相同，解碼單元740致能掃描訊號G(1)。如前所述，第一地址邏輯電路711依序重複致能第三地址訊號XB(1)至XB(16)。第二地址邏輯電路712依序致能第四地址訊號YB(1)至YB(16)。解碼單元740依序致能掃描訊號G(1)至G(256)。上述控制訊號DI01與DI02轉為致能的時間可以相差數個時鐘周期。以下是以控制訊號DI01較控制訊號DI02早轉為致能為例。控制訊號DI02於第A個時鐘周期T(A)轉為致能。A為一正整數。如此，在第A個時鐘周期T(A)內，第一地址邏輯單元711致能第一地址訊號XA(A)與第三地址訊號XB(1);而第二地址邏輯單元712致能第二地址訊號YA(A)與第四地址訊號YB(1)。解碼單元740對應地致能掃描訊號G(A)與G(1)。此二掃描訊號即相差A-1個時鐘周期。而於一第A+B個時鐘周期，第一地址邏輯單元711還依據控制訊號DI02,致能16個第三地址訊號的一第g個第三地址訊號XB(g)。其中，g等於B/16的餘數加1。第二地址邏輯單元712還依據第二控制訊號DI02，於第A+B個時鐘周期內，致能16個第四地址訊號的第y個第四地址訊號YB(h)。其中，h等於B/16的商數加1。當第g個第一地址訊號與第h個第二地址訊號致能時，解碼單元740還致能256個掃描訊號的一第(h-1)x16+g個掃描訊號。舉例來說，第一控制訊號DI01較第二控制訊號DI02早轉為致能。於第5個時鐘周期，第二控制訊號DI02始轉為致能。此時，第一地址邏輯電路711致能第一地址訊號XA(5)與第三位訊號XB(1)。第二地址邏輯電路712致能第二地址訊號YA(1)與第四位訊號YB(1)。而解碼單元740據以致能掃描訊號G(5)與G(1)。之後，例如於第8個時鐘周期，即第5+3個時鐘周期，第一地址邏輯單元711致能第一地址訊號XA(8)與第三地址訊號XB(4)。第二地址邏輯單元712致能第二地址訊號YA(1)與第四地址訊號YB(l)。而解碼單元7鬥0據以致能掃描訊號G(8)與G(4)。掃描驅動器700於其餘時鐘周期的動作均與前述相同，於此不再贅述。上述實施例是以控制訊號DI01較控制訊號DI02早轉為致能為例。實際應用上，控制訊號DI02亦可以較控制訊號DI01早轉為致能。控制訊號DI01與控制訊號DI02亦可以同時致能。圖8示出了掃描驅動器700的解碼單元740內部的解碼電路741的架構圖。解碼電路741包括與門810、820與或非門830。在本發明實施例中，解碼單元740具有256個解碼電路。每個解碼電路接收第一地址訊號XA(1)至XA(16)之一、第二地址訊號YA(1)至YA(16)之一、第三地址訊號XB(1)至XB(16)之一與第四地址訊號YB(1)至YB(16)之一，並據以決定致能對應的掃描訊號與否。圖8的解碼電路741是以接收第一地址訊號XA(1)、第二地址訊號YA(1)、第三地址訊號XB(1)與第四地址訊號YB(1)為例。當第一地址訊號XA(1)與第二地址訊號YA(1)均致能時，或當第三地址訊號XB(1)與第四地址訊號YB(1)均致能時，澤碼電路741是致能G(1)。圖9示出了圖8的解碼電路與圖7的緩衝單元內部的緩衝電路751的電路圖。緩衝單元750包括256個緩衝電路。每個輸出緩衝電路接收並緩衝由256個解碼電路的一傳送而來的掃描訊號。本發明實施例的掃描驅動器，其第一地址邏輯電路是以輸出16個第一地址訊號與16個第三地址訊號為例；其第二地址邏輯電路是以輸出16個第二地址訊號與16個第四地址訊號為例；其"^奪碼單元是以輸出256個掃描訊號為例。實際應用上，第一與第二地址邏輯電路可輸出不同數量的第一、第二、第三與第四地址訊號，使得解碼單元可輸出不同數量的掃描訊號。本發明實施例的掃描驅動器，依據數個第一地址訊號中的一致能的第一地址訊號，與數個第二地址訊號中的一致能的第二地址訊號，來致能數個掃描訊號的一。相較於傳統掃描驅動器，本發明實施例的掃描驅動器僅使用較少的電平移位電路，與所佔面積較小的解碼電路。因此，本發明實施例的掃描驅動器更能有效節省電路面積，降低生產成本。綜上所述，雖然本發明已以一較佳實施例披露如上，然其並非用以限定本發明。本發明所屬
技術領域：
的技術人員在不脫離本發明的精神和範圍內，可作各種的更動與潤飾。因此，本發明的保護範圍以本發明的權利要求為準。權利要求1.一種掃描驅動器，用於一液晶顯示器，該掃描驅動器包括一第一地址邏輯單元，依據一第一控制訊號，於一第K個時鐘周期內，致能N個第一地址訊號的一第i個第一地址訊號，i等於K/N的餘數，當K為N的倍數時，i等於N；一第二地址邏輯單元，依據該第一控制訊號，於該第K個時鐘周期內，致能M個第二地址訊號的一第j個第二地址訊號，j等於K/N的商數加1；一第一電平移位單元，用以提升所述第一地址訊號的訊號擺幅；一第二電平移位單元，用以提升所述第二地址訊號的訊號擺幅；一解碼單元，當該第i個第一地址訊號為致能，且該第j個第二地址訊號為致能時，該解碼單元致能M×N個掃描訊號的一第(j-1)×N+i個掃描訊號；其中，K、M與N分別為一正整數，i為小於或等於N的正整數，j為小於或等於M的正整數。2.如權利要求1所述的掃描驅動器，其中，於該第K個時鐘周期內，當該第i個第一地址訊號與該第j個第二地址訊號為致能時，該解碼單元據以致能該第(j-1)xN+i個掃描訊號，即該MxN個掃描訊號的一第K個掃描訊號。3.如權利要求1所述的掃描驅動器，其中，該解碼器包括MxN個解碼電路，每個解碼電路接收該N個第一地址訊號的一與該M個第二地址訊號之一，當該N個第一地址訊號的一與該M個第二地址訊號的一均為致能時，對應的該解碼電路致能對應的該掃描訊號。4.如權利要求1所述的掃描驅動器，其中，該掃描驅動器還包括一輸出緩衝單元，用以緩衝該MxN個掃描訊號，並據以輸出MxN個經緩衝掃描訊號。5.如權利要求1所述的掃描驅動器，其中，該掃描驅動器還包括一第一控制單元，用以接收由該第一地址邏輯訊號傳送而來的該N個第一地址訊號，依據一第一控制訊號決定該N個第一地址訊號致能與否；以及一第二控制單元，用以接收由該第二地址邏輯訊號傳送而來的該M個第二地址訊號，依據一第二控制訊號決定該N個第二地址訊號致能與否。6.如權利要求1所述的掃描驅動器，其中，該控制訊號為一起始訊號，當該起始訊號轉為致能時，該第一與該第二地址訊號始分别致能該N個第一地址訊號的一第1個第一地址訊號與該M個第二地址訊號的一第1個第二地址訊號。7.如權利要求1所述的掃描驅動器，其中，該第一地址邏輯單元還依據一第二控制訊號，於一第A個時鐘周期內，致能N個第三地址訊號的一第1個第三地址訊號；其中，該第二地址邏輯單元還依據該第二控制訊號，於該第A個時鐘周期內，致能M個第四地址訊號的一第1個第四地址訊號；其中，A為一正整數。8.如權利要求7所述的掃描驅動器，其中，於一第A+B個時鐘周期內，該第一地址邏輯單元還依據該第二控制訊號，致能N個第三地址訊號的一第x個第三地址訊號；其中，該第二地址邏輯單元還依據該第二控制訊號，於該第A+B個時鐘周期內，致能M個第四地址訊號的一第y個第四地址訊號；其中，x等於B/N的餘數加1;其中，y等於B/N的商數加1。9.如權利要求8所述的掃描驅動器，其中，當該第x個第一地址訊號與該第y個第二地址訊號致能時，該解碼單元還致能該MxN個掃描訊號的一第(y-l)xN+x個掃描訊號。全文摘要一種掃描驅動器，用於液晶顯示器。掃描驅動器包括第一與第二地址邏輯單元、第一與第二電平移位單元、及一解碼單元。第一地址邏輯單元依據控制訊號，於第K個時鐘周期內，致能N個第一地址訊號的第i個第一地址訊號。i等於K/N的餘數。第二地址邏輯單元依據控制訊號，於第K個時鐘周期內，致能M個第二地址訊號的一第j個第二地址訊號。j等於K/N的商數加1。第一與第二電平移位單元分別提升第一與第二地址訊號的訊號擺幅。當第i個第一地址訊號與第j個第二地址訊號均為致能時，解碼單元致能M×N個掃描訊號的一第(j-1)×N+i個掃描訊號。文檔編號G09G3/20GK101303837SQ20071010287公開日2008年11月12日申請日期2007年5月11日優先權日2007年5月11日發明者吳欣曄,洪紹評,王建國,趙晉傑申請人:瑞鼎科技股份有限公司