一種超多輸入編碼器的製造方法

2023-05-27 21:31:56

一種超多輸入編碼器的製造方法
【專利摘要】本實用新型公開了一種超多輸入編碼器，包括n級編碼處理矩陣，第i級編碼處理矩陣數量為ki個，第i級第j個編碼處理矩陣命名為Mij，j的取值範圍為1至ki；編碼處理矩陣Mij的矩陣行信號線數量為，矩陣列信號線數量為，編碼處理矩陣Mij包括個編碼輸入電路，還包括X個通用編碼電路，X為自然數；編碼輸入信號數量N為2的自然數次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第n級編碼處理矩陣依次相連，所述超多輸入編碼器還設置有停止因數s。本實用新型的超多輸入編碼器具有如下優點：減少了編碼器輸出引腳的數量；使得本超多輸入編碼器的集成度更高；使得本超多輸入編碼器工程實踐可行性強、編碼器延時小、可以處理超多編碼輸入信號和功耗低。
【專利說明】一種超多輸入編碼器
【技術領域】
[0001]本實用新型涉及二進位編碼領域，特別是一種超多輸入編碼器。
【背景技術】
[0002]目前現有的編碼器晶片編碼輸入信號數量最多為八個輸入，編碼器的輸出為3個二進位編碼。如果要對十六個或者三十二個編碼輸入信號進行編碼，可以採用多塊八三編碼器進行串聯，編碼器的輸出採用多級邏輯電路進行後續處理，後續處理的目的是將6個或12個編碼輸出引腳融合為4個或者5個。但是當編碼輸入信號的數量不斷增加，使用的編碼器數量繁多，編碼器輸出引腳數量巨大，使用的後續處理電路級數快速上升，後續處理邏輯電路結構複雜。如編碼輸入信號數量為1024時，需要128個編碼器，編碼器的輸出引腳數量為384個，而如何將384個引腳融合為10個引腳；如編碼輸入信號數量為一兆(1048576)個時，需要131072個編碼器，編碼器輸出引腳數量多達393216個，而又如何將這393216個輸出引腳通過後續處理邏輯電路融合為20個引腳？在這種情況下，編碼器數量多，但這不是困難的，困難的是後續處理邏輯電路級數非常大，結構異常複雜，導致電路集成度低，後續處理邏輯電路時延增大，電路功耗大。在此情況下超多輸入編碼僅具有理論可能，已無工程實踐可行性。
實用新型內容
[0003]本實用新型的目的是解決上述問題，提供一種通過信號處理矩陣大量減少編碼器輸出引腳數量的超多輸入編碼器。
[0004]本實用新型的超多 輸入編碼器，包括η級編碼處理矩陣，η為自然數；第i級編碼處理矩陣數量為h個，i的取值範圍為I至n，h為小於等於
214的自然數，第i級第j個編碼處理矩陣命名為Mi j，j的取值範圍為I至Ici ;編碼處理矩陣Mij的矩陣行信號線數量為，矩陣列信號線數量為2?，其中和Hy均為自然數，編碼處理矩陣Mij包括之個編碼輸入電路，2m?+n?個編碼輸入電路排列成^^行;2?列，每行編碼輸入電路同時連接編碼處理矩陣的一根矩陣行信號線，每列編碼輸入電路同時連接編碼處理矩陣的一根矩陣列信號線，每根矩陣行信號線分別連接:21?個編碼
輸入電路，每根矩陣列信號線分別連接:2m?個編碼輸入電路；還包括X個通用編碼電路，X
為自然數；編碼輸入信號數量N為2的自然數次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第η級編碼處理矩陣依次相連，所述超多輸入編碼器還設置有停止因數s，s為大於等於2的自然數；當第i級第j個編碼處理Mij的矩陣行信號線數
量^^大於2s時，Mij的所有矩陣行信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數量為個，否則Mij的矩陣行信號都與一個通用編碼電路相連，
且該通用編碼電路的編碼輸入信號數量至少為:2Mij個；當第i級第j個編碼處理Mij的矩
陣列信號線數量大於2s時，Mij的矩陣列信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數量為個，否則Mij的矩陣列信號都與一個通用編碼電
路相連，且該通用編碼電路的編碼輸入信號數量至少為:2η?個；第η級編碼處理矩陣數量
為kn個，kn為小於等於產1的自然數，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線數量和列信號線數量均小於2s，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線或列信號線分別與一個通用編碼電路相連；與第η級第j個編碼處理矩陣Mnj的矩陣
行信號線相連的通用編碼電路的編碼輸入信號大於等於Mnj的矩陣行信號線數量，
與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號大
於等於Mnj的矩陣列信號線數量。
[0005]所述第i級編碼處理矩陣的數量ki，ki等於；214 ;所述編碼處理矩陣Mij的矩陣
行信號線數量之mij和矩陣列信號線數量:2?滿足條件:mi j和ni j之差大於等於-1小於
等於I ;所述通用編碼電路 數量X等於2n ;所述停止因數s等於5 ;所述通用編碼電路均與第η級編碼處理矩陣相連，與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用
編碼電路的編碼輸入信號等於Mnj的矩陣行信號線數量，與第η級第j個編碼處理
矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號等於Mnj的矩陣列信號線數
量 21?。
[0006]所述超多輸入編碼器還為第一級編碼處理矩陣設置有優先級電路，用於當有多個輸入信號同時有效時使優先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的後續電路。
[0007]所述編碼輸入電路包括一個CMOS反相器和兩個OD門。CMOS反相器的輸入端與編碼輸入信號相連，CMOS反相器的輸出端同時與兩個OD門的信號輸入端相連,兩個OD門的輸出端分別與該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上相連。
[0008]所述通用編碼電路為32_5編碼電路或者16_4編碼電路。
[0009]所述32-5編碼電路包括四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4，還包括三個與門晶片AND1、AND2和AND3組成的兩級與門；四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4串聯；ECD1和ECD2還與ANDl連接，ECD3和ECD4還與AND2連接，ANDl和AND2還與AND3連接。
[0010]所述16-4編碼電路包括兩個八三編碼器E⑶I和E⑶2，還包括一個與門晶片ANDl ;兩個八三編碼器ECDl和ECD2串聯；ECD1和ECD2還與ANDl連接。
[0011]所述四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4為TI公司的優先級編碼器54HC148。
[0012]所述的與門晶片AND1、AND2和AND3為TI公司的54HC08晶片。
[0013]綜上所述，本實用新型所提供的超多輸入編碼器具有如下優點:
[0014]1、使用信號處理矩陣和通用編碼電路的結合，減少了編碼器輸出引腳的數量；
[0015]2、減少了編碼器輸出引腳的數量，使得本超多輸入編碼器的集成度更高；
[0016]3、由於減少了編碼器輸出引腳的數量，使得本超多輸入編碼器工程實踐可行性強、編碼器延時小、可以處理超多編碼輸入信號和功耗低。
【專利附圖】

【附圖說明】
[0017]圖1為超多輸入編碼器的原理圖；
[0018]圖2為優選實施例的超多輸入編碼器的原理圖；
[0019]圖3為優選實施例的第一級編碼處理矩陣的原理圖；
[0020]圖4為優選實施例的第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣行信號線相連的編碼處理矩陣的原 理圖；
[0021]圖5為優選實施例的第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣列信號線相連的編碼處理矩陣的原理圖；
[0022]圖6為編碼輸入電路的電路圖；
[0023]圖7為通用編碼電路32-5編碼電路的電路圖；
[0024]圖8為通用編碼電路16-4編碼電路的電路圖；
[0025]圖9為優先級電路I的電路圖；
[0026]圖10為優先級電路II的電路圖；
[0027]圖11為電子開關I的電路圖；
[0028]圖12為電子開關II的電路圖。
【具體實施方式】
[0029]下面結合附圖對本實用新型的【具體實施方式】做詳細的說明。
[0030]如圖1、圖6和圖7所示，本實用新型的超多輸入編碼器，包括η級編碼處理矩陣，η
為自然數；第i級編碼處理矩陣數量為h個，i的取值範圍為I至n，ki為小於等於之1-1的自然數，第i級第j個編碼處理矩陣命名為Mij，j的取值範圍為I至Ici ;編碼處理矩陣Mij
的矩陣行信號線數量為，矩陣列信號線數量為2? ,其中和rig均為自然數，編碼
處理矩陣Mij包括；2%+1?個編碼輸入電路，2mij+Kij個編碼輸入電路排列成行:2?列，每行編碼輸入電路同時連接編碼處理矩陣的一根矩陣行信號線，每列編碼輸入電路同時連接編碼處理矩陣的一根矩陣列信號線，每根矩陣行信號線分別連接2%j個編碼輸入電
路，每根矩陣列信號線分別連接:2"1?個編碼輸入電路；還包括X個通用編碼電路，X為自然數；編碼輸入信號數量N為2的自然數次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第η級編碼處理矩陣依次相連，所述超多輸入編碼器還設置有停止因
數s，s為大於等於2的自然數；當第i級第j個編碼處理Mij的矩陣行信號線數量:2mS大
於2s時，Mij的所有矩陣行信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編
碼輸入電路數量為:2%個，否則Mij的矩陣行信號都與一個通用編碼電路相連，且該通用
編碼電路的編碼輸入信號數量至少為:2mij個；當第i級第j個編碼處理Mij的矩陣列信號
線數量大於2s時，Mij的矩陣列信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數量為:2η?個，否則Mij的矩陣列信號都與一個通用編碼電路相連，
且該通用編碼電路的編碼輸入信號數量至少為:2η?個；第η級編碼處理矩陣數量為kn個，
kn為小於等於2n4的自然數，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線數量和列信號線數量均小於2s，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線或列信號線分別與一個通用編碼電路相連；與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用編碼電路的編碼輸入信號大於等於Mnj的矩陣行信號線數量InVi，與第n級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號大於等於Mnj的矩陣列信號線數量2?。本實用新型的超多輸入編碼器，還為第一級編碼處理矩陣設置有優先級電路，用於當有多個輸入信號同時有效時使優先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的後續電路。所述第i級編碼處理矩陣的數量ki，ki等於方4 ;
所述編碼處理矩陣Mij的矩陣行信號線數量；2me和矩陣列信號線數量2?滿足條件:mij
和ni j之差大於等於-1小於等於I ;所述通用編碼電路數量X等於2n ;所述停止因數s等於5 ;所述通用編碼電路均與第η級編碼處理矩陣相連，與第η級第j個編碼處理矩陣Mnj
的矩陣行信號線相連的通用編碼電路的編碼輸入信號等於Mnj的矩陣行信號線數量
，與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號
等於Mnj的矩陣列信號線數量11?。所述超多輸入編碼器還為第一級編碼處理矩陣設置
有優先級電路，用於當有多個輸入信號同時有效時使優先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的後續電路。所述編碼輸入電路包括一個CMOS反相器和兩個OD門。CMOS反相器的輸入端與編碼輸入信號相連，CMOS反相器的輸出端同時與兩個OD門的信號輸入端相連，兩個OD門的輸出端分別與該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上相連。所述通用編碼電路為32-5編碼電路或者16-4編碼電路。所述32-5編碼電路包括四個八三編碼器ECD1、ECD2、ECD3和ECD4，還包括三個與門晶片AND1、AND2和AND3組成的兩級與門；四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4串聯；ECT1和E⑶2還與ANDl連接，ECD3和ECD4還與AND2連接，ANDl和AND2還與AND3連接。所述16_4編碼電路包括兩個八三編碼器E⑶I和E⑶2，還包括一個與門晶片ANDl ;兩個八三編碼器E⑶I和E⑶2串聯；ECD1和ECD2還與ANDl連接。所述四個八三編碼器ECD1、ECD2、ECD3和ECD4為TI公司的優先級編碼器54HC148。所述的與門晶片AND1、AND2和AND3為TI公司的54HC08晶片。
[0031]為了更清楚地理解本實用新型的技術內容，特舉編碼輸入信號數量為一兆(1048576)個，輸出編碼信號為20個，使用兩級編碼處理矩陣，4個通用編碼電路實現的實施例進行詳細說明。
[0032]圖2為本實施例的超多輸入編碼器結構圖。如圖所示，為實現當有多個輸入信號同時有效時使優先級最高的有效信號傳遞到第二級編碼處理矩陣，為第一級編碼處理矩陣設置了優先級電路。優先級電路包括優先級電路1、優先級電路I1、電子開關電路I和電子開關電路II。第一級編碼處理矩陣連接一兆(1048576)個編碼輸入信號，輸出1024個矩陣行信號線和1024個矩陣列信號線，分別連接到兩個第二級編碼處理矩陣的信號輸入端。為實現當有多個輸入信號同時有效時使優先級最高的有效信號傳遞到第二級編碼處理矩陣，在輸入信號與第一級編碼處理矩陣之間設置有電子開關電路I，電子開關電路I受優先級電路I的控制，在第一級編碼處理矩陣的列信號與第二級編碼處理矩陣M2C1之間設置有電子開關電路II，電子開關電路II受優先級電路II控制。兩個第二級編碼處理矩陣均輸出32根矩陣行信號線和32根矩陣列信號線，分別連接到4個通用編碼電路。通用編碼電路在此採用了 32-5編碼器電路，每個通用編碼電路輸出5位編碼輸出信號，整個超多輸入編碼器輸出20位的編碼結果。
[0033]圖3為第一級編碼處理矩陣電路結構圖。圖4為連第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣行信號線相連的編碼處理矩陣電路結構圖。圖5位第二級編碼處理矩陣與第一級編碼處理矩陣的矩陣列信號線相連的編碼處理矩陣電路結構圖。由圖可見，各個編碼處理矩陣結構完全相同，只是矩陣單元數量不同，編碼處理矩陣外部連接不同。現以圖3為例進行講解。
[0034]如圖3所示，第一級編碼處理矩陣包括一兆(1048576)個編碼輸入電路、1024根矩陣行信號線、1024根矩陣列信號線。一兆(1048576)個編碼輸入電路排列成1024行1024列矩陣，每個編碼輸入電路連接一個編碼輸入信號，連接所在矩陣的行和列的矩陣行信號線和矩陣列信號線。在本實施例中，編碼輸入電路的作用是將編碼輸入信號同相地傳遞到所連接的矩陣行信號線和矩陣列信號線上。每一根矩陣行信號線和矩陣列信號線均連接上拉電阻。
[0035]圖6為編碼輸入電路的電路原理圖。如圖所示，編碼輸入電路包括一個CMOS反相器和兩個OD門。CMOS反相器的輸入連接編碼輸入信號，CMOS反相器的輸出同時連接到兩個所述的OD門的信號輸入端上，兩個OD門的輸出分別連接到該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上。在本實施例中編碼輸入信號為低電平有效，該信號在經過CMOS反相器後，變為高電平有效，高電平有效時，OD門導通，OD門的輸出為低電平。由此可見，經過編碼輸入電路後，編碼輸入信號已同相的形式傳遞到了矩陣行信號線和矩陣列信號線上。當編碼輸入信號為高電平時，CMOS反相器的輸出為低電平，此時兩個OD門均關閉，信號將不被傳遞到矩陣行信號線和矩陣列信號線上。[0036]下面來講述編碼處理矩陣的工作原理。當某個編碼輸入電路的輸入信號為有效信號低電平時，則該低電平將傳遞到該編碼輸入電路所在行和列的矩陣行信號線和矩陣列信號線上，該編碼輸入電路所在行和列的矩陣行信號線和矩陣列信號線則為低電平，而如果某一行或列編碼輸入電路的輸入信號中沒有低電平，則該矩陣行信號線或矩陣列信號線為高電平。因此如果第5行第6列的編碼輸入電路的輸入信號為低電平時，則第5根矩陣行信號線和第6根矩陣列信號線均為低電平。因此編碼處理矩陣的輸出信號中就攜帶了輸入信號的信息。從而實現了編碼處理。
[0037]下面以具體例子來講述在本實施例中兩級編碼處理矩陣對信號的傳遞。假設第一級編碼處理矩陣的第899行第599列的編碼輸入信號為低電平時，則899根矩陣行信號線和第599根矩陣列信號線均為低電平。第899根矩陣行信號線的低電平傳遞到第二級編碼處理矩陣M2R1的第27行第3列編碼輸入電路的輸入信號上，而M2R1的第27根矩陣行信號線和第3根矩陣列信號線為低電平。第一級編碼處理矩陣的第矩陣599根列信號線傳遞到第二級編碼處理矩陣M2C1的第17行第23列的編碼輸入電路上上，而M2C1的的第17行第23根列信號線為低電平，從而實現了編碼處理。
[0038]當第一級編碼處理矩陣有多個編碼輸入信號為低電平時，則M2R1和M2C1將至少有一根以上矩陣行信號線或矩陣列信號線為低電平。
[0039]圖7為在本實施例中通用編碼電路的電路原理圖。該電路的功能是32-5編碼，使用4個八三編碼器串聯，4個編碼器的輸出使用兩級與門電路將12個編碼輸出引腳融合為5個編碼輸出引腳。
[0040]在本實施例中，選用了 TI公司的優先級編碼器54HC148作為通用編碼器，54HC148為八三編碼器。該晶片的第10至13引腳和第I至4引腳分別為八個編碼輸入信號，第9、
6、7引腳為編碼輸出引腳，第5腳為使能輸入引腳，第14腳和第15腳為輸出的標誌引腳，當第5引腳為高電平時，不管編碼輸入信號是什麼，編碼器的所有輸出引腳均為高電平。當第5引腳為低電平時，54HC148晶片正常進行編碼工作，54HC148晶片在正常編碼時，第14腳和第15腳兩個標誌引腳輸出電平狀態完全相反。54HC148晶片的所有編碼輸入為低電平有效，當所有編碼輸入引腳均為高電平時，此時第14引腳輸出高電平，第15引腳輸出低電平，表示沒有一個編碼輸入引腳有效。當編碼輸入引腳中至少有一個為有效電平時，第14引腳輸出低電平，第15引腳輸出高電平，表示編碼輸入引腳中至少有一個引腳為有效電平。54HC148晶片為優先級編碼器，其優先級順序為0、1、2、3、4、5、6、7，對應的引腳編號為10、11、12、13、1、2、3、4。優先級的含義是當有高優先級的引腳電平有效時，低優先級的電平狀態將被忽略。例如當第10引腳即編碼輸入O有效時，不管其餘編碼輸入引腳是什麼電平，54HC148晶片按照編碼輸入O進行編碼。54HC148晶片晶片的編碼輸出為二進位反碼，當編碼輸入O有效時，編碼輸出引腳狀態為HHH，其反碼為LLL，代表O ;當編碼輸入I為最高優先級的有效電平時，編碼輸出為HHL，其反碼為LLH，代表1，同理當編碼輸入5為最高優先級的有效電平時，編碼輸出為LHL，其反碼為HLH，代表5。
[0041]在本實施例中，每個通用編碼電路選用了 2級與門共3個與門晶片用作54HC148晶片輸出引腳的融合。與門晶片選用了 TI公司的54HC08晶片，該晶片片內集成了 4個兩輸入與門，第1、2、3引腳為第一個與門的引腳，第1、2引腳為輸入引腳，第3引腳為輸出引腳；第4、5、6引腳為第二個與門的引腳，第4、5引腳為輸入引腳，第6引腳為輸出引腳;第8、9、10引腳為第三個與門的引腳，第9、10引腳為輸入引腳，第8引腳為輸出引腳；第11、12、13引腳為第四個與門的引腳，第12、13引腳為輸入引腳，第11引腳為輸出引腳。
[0042]在本實施例中，每個通用編碼電路的電路結構圖與圖7完全相同，只是每個通用編碼電路的輸入輸出連接不同，現以圖7來講解其編碼原理，圖中ECDl的八個編碼輸入引腳對應整個通用編碼電路的編碼輸入O至7，E⑶2的八個編碼輸入引腳對應整個通用編碼電路的編碼輸入9至16，E⑶3的八個編碼輸入引腳對應整個通用編碼電路的編碼輸入16至23，E⑶I的八個編碼輸入引腳對應整個通用編碼電路的編碼輸入24至31。ANDl用於將ECDl和ECD2融合為16-4編碼器，AND2用於將ECD3和ECD4融合為16_4編碼器，AND3將前級的兩個16-4編碼器融合為32-5編碼器。
[0043]如圖7所示，E⑶I的第5引腳接地，E⑶I的第15引腳連接E⑶2的第5引腳，E⑶2的第15引腳連接E⑶3的第5引腳，E⑶3的第15引腳連接E⑶4的第5引腳，E⑶4的第15引腳懸空。以此將4個編碼器串聯起來。有前文所述當54HC148的第5引腳為高電平時，54HC148晶片不進行編碼工作，此時54HC148晶片的三個編碼輸出均為高電平，第14、15引腳均為高電平。由於E⑶I的第5引腳接地，所以E⑶I始終工作在編碼狀態。當E⑶I的編碼輸入引腳中有有效電平時，則第15引腳輸出高電平，因此ECD2的第5腳輸入高電平，E⑶2不工作在編碼狀態，E⑶2的第15腳也輸出高電平，同樣E⑶3的第5腳也是高電平，以此類推可以得出，當E⑶I的編碼輸入引腳中有有效電平時，E⑶2、E⑶3、E⑶4均不工作在編碼狀態。
[0044]當E⑶I的編碼輸入引腳中沒有有效電平時，此時，根據前文所述，E⑶I的第15弓丨腳輸出低電平，使能ECD2工作在編碼狀態，如果ECD2的編碼輸入引腳中有有效電平，則E⑶2的第15引腳輸出高電平，從而禁止E⑶3工作在編碼狀態，而如果E⑶2的編碼輸入引腳沒有有效電平是，ECD2的第15引腳將輸出低電平，從而使能ECD3進入編碼狀態，以此類推，可以得出任一時刻E⑶1、E⑶2、E⑶3和E⑶4中僅有一個的編碼輸出引腳輸出編碼結果，而且ECD1、ECD2、ECD3和ECD4具有優先級順序，其中ECDl的優先級最高，優先級順序為ECD1、ECD2、ECD3 和 ECD4。
[0045]接下來再講述編碼輸出引腳的融合。
[0046]根據前文所述，當54HC148晶片沒有有效電平的編碼輸入引腳或被禁止進入編碼狀態時，編碼輸出引腳均為高電平。因此將多個54HC148晶片的編碼輸出引腳進行與運算，將四個編碼器的編碼輸出引腳融合為編碼結果的低3位。
[0047]現在來講述E⑶I和E⑶2、E⑶3和E⑶4所組成的兩個16_4編碼如何產生編碼結果的第4位。E⑶I和E⑶2、E⑶3和E⑶4所組成的兩個16_4編碼電路原理相同，現以E⑶I和ECD2為例進行闡述。當ECD2有編碼輸出引腳輸出編碼結果時，由前所述，ECDl沒有輸出編碼結果。當有編碼輸出結果時54HC148的第14引腳輸出低電平，而其餘情況下均輸出高電平，其反碼為高電平。因此將ECD2的第14引腳作為16-4編碼輸出結果的第4位，同理，E⑶4的第14引腳作為16-4編碼輸出結果的第4位。再通過與門將兩個16_4編碼器的第4為融合為通用編碼電路的第4位。
[0048]現在來講述如何產生通用編碼電路的第5位，當第5位為低電平時，由於是二進位反碼，因此其含義為32-5通用編碼電路的第16-31編碼輸入引腳有有效電平，因此可以將E⑶3和E⑶4的第14引腳相與作為整個32-5通用編碼電路的第5位。[0049]圖7中的ANDl、AND2和AND3就是根據上述原理進行後續邏輯處理將12個編碼輸出引腳融合為5個引腳。實現了 32-5編碼。
[0050]現舉例說明整個超多輸入編碼器的編碼原理。如第899行第599列的編碼輸入信號為低電平時，第二級編碼處理矩陣M2R1的第27根矩陣行信號線和第3根矩陣列信號線為低電平，第二級編碼處理矩陣M2C1的第17矩陣行信號線第23根矩陣列信號線為低電平，則4個通用編碼電路的編碼結果為27、3、17、23，每個數字用5位二進位表示，從而實現了一兆(1048576)至20的編碼。同理第一級編碼處理矩陣的第200行第400列的編碼信號為低電平，則4個通用編碼電路的編碼結果為5、8、11、16。
[0051]下面來講述超多輸入編碼器的輸入優先級，圖9至12所示為優先級電路的電路圖，在本實施例中，優先級的設置為編碼輸入信號O至1048575優先級逐級降低，編碼輸入信號INPUTO具有最高的優先級，編碼輸入信號INPUT1048575優先級最低。為實現嚴格的優先級，使用電子開關電路I控制編碼輸入信號的輸入，電子開關電路I受優先級電路I控制，使用電子開關電路II控制第一級編碼處理矩陣的矩陣列信號輸出，受優先級電路II的控制。優先級電路I實現第一級編碼處理矩陣的行優先級，即第O至1023行優先級逐級降低，第O行有最高的優先級，第1023行優先級最低。優先級電路II實現第一級編碼處理矩陣的列優先級，即第O至1023列優先級逐級降低，第O列有最高的優先級，第1023列優先級最低。由於實現行優先級功能的電路控制了輸入，控制點在第一級編碼處理矩陣的前面，列優先級功能的電路在後面，如果不同行的編碼輸入信號同時有效，則行優先級低的有效編碼輸入信號無法進入第一級編碼處理矩陣，所以行優先級更為優先，即不同行的編碼輸入信號，不管列優先級如何，具有更高行優先級的編碼輸入信號具有更高的優先級。同行不同列的編碼輸入信號，具有更高列優先級的編碼輸入信號具有更高的優先級。由此可實現編碼輸入信號O至1048575優先級逐級降低的邏輯功能。
[0052]現講述行優先級的實現，如圖11所示的電子開關電路I所示，電子開關電路I為由排列成1024*1024矩陣的電子開關組成，每一行電子開關由同一個使能信號控制，由第O行至1023行分別由EN0-EN1023信號控制，電子開關的邏輯為使能端為高電平時，編碼輸入信號能進入到第一級編碼處理矩陣。圖9所示為產生使能信號EN0-EN1023的邏輯電路，其輸入信號為第一級編碼處理矩陣的矩陣行信號線。其邏輯為當行優先級高的矩陣行信號線輸出為有效信號低電平時，低優先級行的使能控制信號變為低電平(不讓低優先級行的編碼輸入信號進入第一級編碼處理矩陣)。如圖9所示，第一行的使能控制信號永遠為高電平，即第一行編碼輸入信號永遠可以進入第一級編碼處理矩陣；第二行的使能信號受第一級編碼處理矩陣行信號線RO控制，當RO為低電平時MOS管導通，ENINl被拉低，當RO為高電平時MOS管關斷，ENINl被拉高。第三行的使能信號受RO和Rl共同控制，當RO和Rl均為高電平時，兩個MOS管均關斷，ENIN2被拉高，當RO和Rl任一信號為低電平時，至少一個MOS管導通，ENIN2被拉低。同理ENIN3受RO至R2控制，當RO至R2均為高時，ENIN3被拉高，否則被拉低。同理ENIN1022受RO至R1021共同控制，ENIN1023受RO至R1022共同控制。由於第1023行具有最低優先級，所以R1023不控制任何一個使能信號。
[0053]列優先級的實現與行優先級的實現類似。只是列優先級的使能控制信號由C0-C1022控制產生，控制點選擇在第一級編碼處理矩陣的列信號輸出端。圖10和圖12為列優先級電路。[0054]雖然結合附圖對本實用新型的【具體實施方式】進行了詳細地描述，但不應理解為對本專利的保護範圍的限定。在權利要求書所描述的範圍內，本領域技術人員不經創造性勞動即可做出的各種修改和變形仍屬本專利的保護範圍。
【權利要求】
1.一種超多輸入編碼器，其特徵在於，包括η級編碼處理矩陣，η為自然數；第i級編碼處理矩陣數量為h個，i的取值範圍為I至n，h為小於等於tl的自然數，第i級第j個編碼處理矩陣命名為Mi j，j的取值範圍為I至Ici ;編碼處理矩陣Mij的矩陣行信號線數量為，矩陣列信號線數量為，其中和Hg均為自然數，編碼處理矩陣Mij包括;2*1?+1?個編碼輸入電路，2mij+riij個編碼輸入電路排列成之ft4J行;2?列，每行編碼輸入電路同時連接編碼處理矩陣的一根矩陣行信號線，每列編碼輸入電路同時連接編碼處理矩陣的一根矩陣列信號線，每根矩陣行信號線分別連接；2%個編碼輸入電路，每根矩陣列信號線分別連接個編碼輸入電路；還包括X個通用編碼電路，X為自然數；編碼輸入信號數量N為2的自然數次冪；編碼輸入信號與第一級編碼處理矩陣相連；第一級編碼處理矩陣至第η級編碼處理矩陣依次相連，所述超多輸入編碼器還設置有停止因數s，s為大於等於2的自然數；當第i級第j個編碼處理Mij的矩陣行信號線數量大於2s時，Mij的所有矩陣行信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數量為個，否則Mij的矩陣行信號都與一個通用編碼電路相連，且該通用編碼電路的編碼輸入信號數量至少為個；當第i級第j個編碼處理Mij的矩陣列信號線數量21?大於2s時，Mij的矩陣列信號都與第i+Ι級編碼處理矩陣中的一個編碼處理矩陣中的所述編碼 輸入電路一一相連，且與Mij的所有矩陣行信號相連的第i+Ι級編碼處理矩陣的編碼輸入電路數量為:2η?個，否則Mij的矩陣列信號都與一個通用編碼電路相連，且該通用編碼電路的編碼輸入信號數量至少為2nij個；第η級編碼處理矩陣數量為kn個，kn為小於等於產1的自然數，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線數量和列信號線數量均小於2s，第η級編碼處理矩陣中的每一個編碼處理矩陣的行信號線或列信號線分別與一個通用編碼電路相連；與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用編碼電路的編碼輸入信號大於等於Mnj的矩陣行信號線數量，與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號大於等於Mnj的矩陣列信號線數量2?。
2.根據權利要求1所述的超多輸入編碼器，其特徵在於:所述第i級編碼處理矩陣的數量ki，ki等於；21-1 ;所述編碼處理矩陣Mij的矩陣行信號線數量和矩陣列信號線數量1?滿足條件:mi j和ni j之差大於等於-1小於等於I ;所述通用編碼電路數量X等於2n ;所述停止因數s等於5 ;所述通用編碼電路均與第η級編碼處理矩陣相連，與第η級第j個編碼處理矩陣Mnj的矩陣行信號線相連的通用編碼電路的編碼輸入信號等於Mnj的矩陣行信號線數量!21?，與第η級第j個編碼處理矩陣Mnj的矩陣列信號線相連的通用編碼電路的編碼輸入信號等於Mnj的矩陣列信號線數量。
3.根據權利要求1所述的超多輸入編碼器，其特徵在於:所述超多輸入編碼器還為第一級編碼處理矩陣設置有優先級電路，用於當有多個輸入信號同時有效時使優先級最高的有效信號傳遞到與第一級編碼處理矩陣相連的後續電路。
4.根據權利要求1所述的超多輸入編碼器，其特徵在於:所述編碼輸入電路包括一個CMOS反相器和兩個OD門；CM0S反相器的輸入端與編碼輸入信號相連，CMOS反相器的輸出端同時與兩個OD門的信號輸入端相連，兩個OD門的輸出端分別與該編碼輸入電路所連接的矩陣行信號線和矩陣列信號線上相連。
5.根據權利要求1所述的超多輸入編碼器，其特徵在於:所述通用編碼電路為32-5編碼電路或者16-4編碼電路。
6.根據權利要求5所述的超多輸入編碼器，其特徵在於:所述32-5編碼電路包括四個八三編碼器ECD1 、ECD2、ECD3和ECD4，還包括三個與門晶片AND1、AND2和AND3組成的兩級與門；四個八三編碼器ECD1、ECD2、ECD3和ECD4串聯；ECD1和ECD2還與ANDl連接，ECD3和ECD4還與AND2連接，ANDl和AND2還與AND3連接。
7.根據權利要求5所述的超多輸入編碼器，其特徵在於:所述16-4編碼電路包括兩個八三編碼器E⑶I和E⑶2，還包括一個與門晶片ANDl ;兩個八三編碼器E⑶I和E⑶2串聯；ECDl和ECD2還與ANDl連接。
8.根據權利要求6或7任一所述的超多輸入編碼器，其特徵在於:所述四個八三編碼器E⑶1、E⑶2、E⑶3和E⑶4為TI公司的優先級編碼器54HC148。
9.根據權利要求6或7任一所述的超多輸入編碼器，其特徵在於:所述的與門晶片AND1、AND2 和 AND3 為 TI 公司的 54HC08 晶片。
【文檔編號】H03M7/04GK203504534SQ201320641495
【公開日】2014年3月26日 申請日期:2013年10月17日 優先權日:2013年10月17日
【發明者】顏福才, 吳昊, 張碧清 申請人:成都西科微波通訊有限公司