製造感應器的方法
2023-05-28 02:29:06 1
專利名稱：製造感應器的方法
技術領域：
本發明涉及一種製造半導體器f^的方法，更尤其涉及一種使用系統級封裝 (system-in-package, SIP)製造感應器的方法。
背景技術：
一種半導體器件，諸如射頻(RF)器件，可能包括多個電路元件，諸如 電晶體、感應器、電容器、電阻器和變容二極體。其中，感應器可能在RF芯 片中是必須的。感應器，作為單一器件，通常在RF晶片中佔據最大面積。由於RF晶片 應該與電路元件高度集成，所以需要使感應器所佔據的面積最小，同時保持感 應器的電感值。在無源電路元件中，諸如感應器，由於不需要的寄生電阻和不需要的寄生 電容，感應器中的主要特性因子即特徵係數(Q)和自諧振頻率(fcoo)降低。 因此，當應用到RF集成電路(IC)時，無源電路元件的特徵可退化。為了防止感應器的主要特徵因子降低，減小寄生電阻和寄生電容很重要。 因此，當製造感應器時，可通過使用低電阻(例如，金(Au))的金屬形成 金屬線、增加金屬線的厚度或增加介電膜的厚度而降低寄生電阻和寄生電容。然而，在傳統的半導體器件製造工藝中，由於當製造感應器時形成具有較 大厚度的金屬膜，因此難以防止以上情形發生。特別地，由於電晶體和金屬線 還形成於其上形成有感應器的襯底上，工藝條件複雜化。另外，當錯誤地形成 感應器時，在襯底上形成的其它元件就不能使用。當電流流入到感應器中時，感生磁場。磁場可能影響流入位於感應器下面 的金屬線中的電流。由於感應器還可用作電阻器，所以由於感應磁場的存在而
極大地影響了半導體器件的性能。 發明內容因此，本發明針對一種製造感應器的方法，其基本避免了由於現有技術的 局限和缺點所造成的一個或多個問題。在一個方案中，提供一種製造感應器的方法，該方法能獨立製造感應器和電晶體，並且經由SIP連接感應器到電晶體。在以下說明中將描述本發明的其它特徵，並且這些特徵對於本領域的普通 技術人員在以下的參考或者通過對本發明的實踐是顯而易見的。通過在書面描 述以及所附的權利要求書和附圖中特別指出的結構可實現並得到本發明的特 徵。根據本發明，提供一種使用系統級封裝(SIP)技術製造感應器的方法，該方法包括構圖矽襯底以形成第一穿孔，在所述第一穿孔的內壁中沉積第一 屏障金屬，在所述穿孔中掩埋第一金屬材料，以及平坦化所述金屬材料以形成 第一穿透電極；在包括所述第一穿透電極的所述第一矽襯底的第一表面上沉積 絕緣膜，以及構圖所述絕緣膜以形成感應孔和與所述第一穿孔對齊的第二穿 孔；在所述感應孔和所述第二穿孔的內壁中沉積第二屏障金屬，在所述感應孔 和所述第二穿孔中掩模第二金屬材料，以及平坦化所述第二金屬材料以形成感 應器和第二穿透電極；以及在所述絕緣膜上沉積保護膜以及執行晶背研磨(back grind)工藝，使得所述第一穿透電極從所述矽襯底的第二表面暴露， 所述第二表面與所述第一表面相對。應該理解，本發明上面的概述和下面的詳細說明都是示例性和解釋性的， 僅意欲對所要求保護的本發明提供進一步解釋。
包括於本申請提供對本發明更好的理解並在此結合為本申請的一部分的附圖示出了本發明的實施方式，並且與具體實施方式
一起用於解釋本發明的原 理。圖1A至圖1C是橫截面視圖，其示出了根據本發明的示例性實施方式使 用SIP製造感應器的方法。
具體實施方式
在以下文中，將參照圖1A至圖1C詳細描述本發明的優選實施方式。在 整個附圖中，儘可能使用相同的附圖標記表示相同或相似的特徵。將參照圖1A至圖1C描述根據本發明的各種實施方式的配置和操作。將 在至少一個實施方式中描述在圖1A至圖1C中示出並做以下文中描述的配置 和操作，但是不意欲限制本發明的精神和範圍。圖1A至圖1C是橫截面視圖，其示出了根據本發明的實施方式使用SIP 製造感應器的方法。如圖1A所示，構圖矽襯底100以形成第一穿孔。第一穿孔的深度為約50 至500pm，以及第一穿孔的臨界尺寸(CD)為約1至10pm。隨後，使用金屬 薄膜沉積方法，諸如物理氣相沉積(PVD)方法、濺射方法、蒸發方法、雷射 燒蝕方法、原子層沉積(ALD)方法或氣相沉積(CVD)方法，將屏障(barrier) 金屬102，諸如Ti、 TiN、 Ti/TiN、 Ta、 TaN、 Ta/TaN、 TaN/Ta、 Co、 Co化合 物、Ni、 Ni化合物、W、 W化合物或氮化物，以約20至1000埃的厚度沉積 於第一穿孔的內壁上。之後，基於平板，使用金屬薄膜沉積方法，諸如PVD方法、濺射方法、 蒸發方法、雷射燒蝕方法、電鍍銅(ECP)方法、ALD方法或CVD方法，將 諸如A1、 Al化合物、Cu、 Cu化合物、W或W化合物的金屬材料以約50至 900|im厚度掩埋入第一穿孔中，並且使用化學機械拋光(CMP)方法或反蝕 刻方法平坦化以形成第一穿透電極104。如圖1B所示，使用CVD裝置(或PVD裝置)和電爐，將絕緣膜106沉 積於矽襯底100的第一表面上，其中在矽襯底100中形成第一穿透電極104。 通過沉積介電材料，諸如Si02、 BPSG (硼磷矽玻璃)、TEOS (四乙基原矽 酸鹽)、SiN或低k材料，形成具有約l至10nm的厚度的絕緣膜106。之後， 構圖絕緣膜106以形成感應孔和與第一穿孔對齊第二穿孔。使用金屬薄膜沉積 方法，諸如PVD方法、濺射方法、蒸發方法、雷射燒蝕方法、ALD方法或 CVD方法，以約20至1000埃的厚度，將屏障金屬102，諸如Ti、 TiN、 Ti/TiN、 Ta、 TaN、 Ta/TaN、 TaN/Ta、 Co、 Co化合物、Ni、 Ni化合物、W、 W化合 物或氮化物沉積在感應孔和第二穿孔的內壁上。
之後，基於平板，使用金屬薄膜沉積方法，諸如PVD方法、濺射方法、蒸發方法、雷射燒蝕方法、ECP方法、ALD方法或CVD方法，將金屬材料， 諸如A1、 Al化合物、Cu、 Cu化合物、W或W化合物以2至2(^im的厚度掩 埋入感應孔和第二穿孔中，並且使用CMP方法或反蝕刻(etch-back)方法平 坦化以形成感應器110和第二穿透電極108。如圖1C所示，將保護膜112，諸如Si02、 BPSG、 TEOS、 SiN沉積於絕 緣膜106上，其中在該絕緣膜106中使用CVD方法(或PVD方法)和電爐以 約0.3至5pm的厚度形成感應器110和第二穿透電極108。之後，通過對矽襯 底IOO執行晶背研磨工藝，將第一穿透電極104從矽襯底100的第二薄膜暴露， 第二表面與第一表面相對。同時，矽襯底100的厚度變為約50至50(Him。如上所述，根據使用SIP裝置感應器的方法，有可能簡化RF器件的設計 和製造工藝並可能產生感應器庫(library)。很顯然，在不脫離本發明的精神或者範圍的情況下，本領域的普通技術人 員可以對本發明進行各種修改和變型。因此，本發明旨在覆蓋所有落入所附權 利要求及其等效物範圍內的對本發明進行的修改和變型。
權利要求
1、 一種使用系統級封裝技術製造感應器的方法，該方法包含 構圖矽襯底以形成第一穿孔，在所述第一穿孔的內壁中沉積第一屏障金屬，在所述穿孔中掩埋第一金屬材料，以及平坦化所述金屬材料以形成第一穿 透電極；在包括所述第一穿透電極的所述第一矽襯底的第一表面上沉積絕緣膜，以 及構圖所述絕緣膜以形成感應孔和與所述第一穿孔對齊的第二穿孔；在所述感應孔和所述第二穿孔的內壁中沉積第二屏障金屬，在所述感應孔 和所述第二穿孔中掩埋第二金屬材料，以及平坦化所述第二金屬材料以形成感 應器和第二穿透電極；以及在所述絕緣膜上沉積保護膜以及執行晶背研磨工藝，使得所述第一穿透電 極人人所述矽襯底的第二表面暴露，所述第二表面與所述第一表面相對。
2、 根據權利要求1所述的方法，其特徵在於，所述第一穿孔的深度為約 50至500pm，以及所述第一穿孔的臨界尺寸為約1至10pm。
3、 根據權利要求1所述的方法，其特徵在於，沉積第一和第二屏障金屬 的步驟包含沉積包括Ti、 TiN、 Ti/TiN、 Ta、 TaN、 Ta/TaN、 TaN/Ta、 Co、 Co化合物、Ni、 Ni化合物、W、 W化合物和氮化物的至少其中之一的金屬， 以及使用包括物理氣相沉積(PVD)方法、濺射方法、蒸發方法、雷射燒蝕方法、 原子層沉積(ALD)方法和化學氣相沉積(CVD)方法的至少其中之一，沉積具有 約20至1000埃厚度的所述第一和第二屏障金屬。
4、 根據權利要求1所述的方法，其特徵在於沉積第一屏障金屬包含基於平板，使用包括PVD方法、濺射方法、蒸 發方法、雷射燒蝕方法、電鍍銅(ECP)方法、ALD方法和CVD方法中的至 少其中一種薄膜沉積方法，以約50至900pm厚度掩埋包括Al、 Al化合物、 Cu、 Cu化合物、W或W化合物的至少其中之一的所述第一金屬材料於所述第一 穿7L中；以及平坦化所述第一金屬材料的步驟包含使用化學機械拋光(CMP)或反蝕刻 方》去以形成所述第一穿透電極。
5、 根據權利要求1所述的方法，其特徵在於，所述絕緣膜包含SiQ2、BPSG、 TEOS、 SiN、和低k材料的至少其中之一，並且使用電爐和包括CVD方法和 PVD方法的任意一種金屬薄膜沉積方法形成具有約1至10pm的厚度。 6、根據權利要求1所述的方法，其特徵在於沉積第二屏障金屬的步驟包含基於平板，使用包括PVD方法、濺射方 法、蒸發方法、雷射燒蝕方法、ECP方法、ALD方法和CVD方法中的至少其 中一種薄膜沉積方法，以約2至20m的厚度掩埋包括Al、 Al化合物、Cu、 Cu 化合物、W或W化合物於所述感應孔和所述第二穿孔中；以及使用CMP方法或反蝕刻方法平坦化所述金屬材料以形成感應器和所述第 二穿透電極。
全文摘要
本發明提供了一種使用系統級封裝(SIP)技術製造感應器的方法，該方法包括在矽襯底中形成第一穿透電極；在矽襯底的第一表面上沉積絕緣膜。以及構圖該絕緣膜以形成感應孔和與第一穿透孔對齊的第二穿透孔；在該感應孔中形成感應器和在該第二穿孔中形成第二穿透電極；以及在該絕緣膜上沉積保護膜並執行晶背研磨工藝，使得第一穿透電極從矽襯底的第二表面暴露，第二表面與第一表面相對。
文檔編號H01L21/02GK101145511SQ20071014568
公開日2008年3月19日 申請日期2007年9月13日 優先權日2006年9月13日
發明者韓載元 申請人:東部高科股份有限公司