使用帶有軟高速緩存的晶片上系統的系統與方法

2023-06-23 09:19:31 2

專利名稱：使用帶有軟高速緩存的晶片上系統的系統與方法
技術領域：
本發明的領域本發明一般涉及集成電路，並特別涉及帶有軟高速緩存的晶片上系統，及使用這種系統的方法。
本發明的背景隨著新技術生產出帶有高級功能性可購買的裝置，手持式個人電子器具日益普及。一種這樣的器具是可攜式數字音頻播放器，裝置播放器下載數字音頻數據，在可讀寫存儲器中存儲這些數據，並按用戶要求把這些數據轉換為音頻。數字數據是以包括MPEG Layer 3，ACC，和MS Audio協議幾種形式之一，從網絡下載的或從固定介質諸如小型盤檢索的。由適當固件支持的音頻解碼器，從存儲器檢索編碼的數據，施加對應的解碼算法並把解碼的數據轉換為模擬形式供耳機或其它揚聲器系統。
在手持數據音樂播放器的設計和構成中，晶片上系統的使用允許所有必須的功能包含在小型的相對廉價的單元中。然而，數位音樂播放器的主要功能集成到單個晶片器件並不是容易的工作。這種器件不僅必須包含能夠有效地進行數字到音頻轉換的處理能力，而且還必須能夠與各種數字編碼的數據源接口，支持不同的用戶I/O選項，諸如LCD顯示器和耳機，並與產生高質量音頻所需的足夠大的晶片上和晶片外存儲器空間存儲(編程的代碼和數據)結合操作。
本發明的概述根據本發明的概念，顧客了一種高速緩存系統，該系統比較虛擬地址的標誌位與到可編程高速緩存存儲器空間中對應的高速緩存線的索引。高速緩存線的高速緩存線規格也是可編程的。當虛擬地址的標誌位匹配軟高速緩存項之一的標誌欄位時，選擇來自該項的索引用於產生物理地址。使用所選的索引，作為對存儲器地址中對應的可編程軟高速緩存空間從虛擬地址偏移塊地址位，產生物理地址。
實施本發明的原理的系統和軟體優勢地允許，在帶有有限或沒有硬體高速緩存支持的系統中進行軟體高速緩存。一個例子是所公開的採用ARM7tdmi CPU核的晶片上系統，該系統既沒有硬體高速緩存也沒有存儲器管理單元。此外，在高速緩存未中時以軟體進行高速緩存線替換，因而工作在不同協議下的存儲器之間的接口提高了效率。
為了完全理解本發明及其優點，現在結合附圖參見以下的說明，其中

圖1是採用本發明原理的晶片上系統的一系統的高級功能框圖；圖2是表示圖1中所示系統的總線結構的功能框圖；圖3是圖1的系統TIC接口的功能框圖；圖4是圖1系統的LCD接口/顯示器控制器的功能框圖；圖5是圖1系統的DMA引擎功能框圖；圖6是圖1的系統的外部SRAM/快閃記憶體控制器的功能框圖；圖7是圖1的系統的中斷控制器的功能框圖；圖8是圖1的系統的電池檢驗器/音量監視器電路的功能框圖；圖9是圖1的系統的時鐘產生電路的功能框圖；圖10是圖1的系統的USB埠的功能框圖；圖11是一示例性DSP調試塊的示意圖；圖12是圖1的系統的數字音頻輸入/輸出埠的功能框圖；圖13是一般描述適用於圖1的系統的軟高速緩存系統的一示意圖；以及圖14是表示圖13的軟高速緩存系統操作的流程圖。
本發明的詳細說明通過參照附圖的圖1-14中描繪的所示的實施例，能夠最好地理解本發明的原理和及它們的優點，其中相同的標號指示相同的部件。
圖1是採用本發明原理的晶片上系統的一系統100的高級功能框圖。相同100基於一微處理器內核，一數位訊號處理器，一組外圍設備，及相關的總線，其每一個將在以下進一步詳細討論。在系統100可能的應用中，有多標準的可攜式音頻裝置，以諸如aMP3，AAC，及MS-Audio格式處理數字音頻數據。
在該優選實施例中，系統100包括一ARM7TDMI微處理器核101，可從ARM Ltd.Cambridge，United Kingdom獲得。微處理器101適用於各種功能，包括與外圍設備接口，壓縮和解壓縮數據，及作為系統主機確定晶片的整個功能和狀態。
數位訊號處理器(DSP)102是計算密集的引擎，它取得從微處理器101分發的數據並然後解碼，並通過外圍埠控制這些數據的回放。
系統總線體系結構基於ARM Advanced Microprocessor BusArchitecture(AMBA)總線系統。對於AMBA總線體系結構的具體要求根據ARM Ltd.AMBA規範。主或高速總線(AHB)總線103連接到高帶寬塊，它們需要到存儲器更頻繁的訪問。微處理器101及其局部存儲器(RAM/ROM)137從主總線103通過局部AHB總線104，及橋接局部AHB總線104與主AHB總線103的接口105操作。當微處理器101運行一個程序且另一總線主機例如DMA引擎通過主AHB總線103傳輸數據時，這一結構使總線衝突最小化。
在離開主AHB總線103直接操作的其它裝置中，有4通道DMA引擎106，及快閃/SRAM接口107，包括一外部存儲器控制器，它把最高512Mbyte外部存儲器映射到微處理器存儲器空間，作為晶片上存儲器的延伸，測試接口控制器(TIC)108，仲裁器109和LCD接口110。測試接口控制器(TIC)108能夠從微處理器101接管總線控制並模擬總線周期，以便激勵連接到AHB/APB總線的塊。仲裁器109仲裁對主總線103的總線請求。LCD接口110支持到各LCD面板的連接(由於顯示器可能需要大的幀緩衝器，顯示器控制器110從高速總線操作)。
從屬於主總線103的AHB-DSP接口111，允許微處理器101往來於DSP存儲器移動數據塊。
系統100還採用連結到系統低帶寬外圍設備的AMBA AdvancedPeripheral Bus(APB)112。APB 112從主總線103通過也從屬於主總線103的AHB/APB橋113操作。在所示的實施例中，所有與系統外部裝置接口的外圍設備從APB總線112操作。
從APB總線112操作的外圍設備包括USB從屬接口114，其支持系統100與個人計算機(PC)或類似裝置之間的通信。當系統100用於可攜式數位音樂器具時，這一接口使得能夠從PC向可攜式音頻系統快速下載文件。UARTa115是一串行埠，是完全16550兼容的並支持各種波特率。還提供了對相關PC老式的通信通道。
電池/音量檢驗器116是一晶片上模擬到數字轉換器(ADC)，其取得兩種模擬輸入並提供有8位精度高達100Hz的採樣率的數位訊號，供電池電平監視和音量開關檢驗。
SPI埠117也從APB總線操作，用於各種串行存儲介質，諸如多媒體卡(MMC)。主模式兼容12C埠118提供到一些裝置的範圍，諸如EEPROM，DAC/Codecs和某些顯示器的另一共用串行接口。
安全/復位埠119結合ROM中的安全代碼操作，以確定正確的晶片初始化過程及引導順序。一般來說，這一塊使得一定的系統塊對外部用戶是不可見的，這是通過安全代碼使然。
32KHz晶片上振蕩器120與直接連接到晶片外32.768KHz晶體配合操作/並向晶片上PLLs 121a及121b提供基準時鐘。PLLs121a，b使用一組用戶可編程分頻器提供各塊所需的不同的時鐘。此外，內置的自校準電路允許偏流的最優化，以便克服工作環境的變化。時鐘控制是通過作為用於所有晶片上時鐘源的主「閥門」的塊122實現的。該控制能夠配置為向每一時鐘域提供全速或全速的部分，以及如果一定的塊在特定的應用中沒有使用，則斷開(gate off)時鐘以節省電能。
三個自由振蕩定時器123a，c以APB總線112為動力操作支持微處理器101。RTC塊124對系統提供實時時鐘信息。
存儲器重新映射125a塊a不可3個不同的存儲器映射方案，用於不同的晶片上和晶片外存儲器配置。
中斷控制器126收集所有指令源，並產生對微處理器101和/或DSP 102的請求。
DSP 102與DSP外圍總線127配合操作。處理器之間的通信(IPC)塊128通過硬體，用於微處理器101與DSP 102之間通過DSP外圍總線127與APB總線112的同步化和消息交換。
也是以APB總線112及DSP外圍總線127兩者為動力的12S輸入/輸出塊129，支持12S模式或突發模式的2-通道的輸入及aa4-通道的輸出模式。例如能夠使用到外部ADC/DAC或傳送-信號分解器的連接。
脈寬調製器(PWM)130提供一需要最小無源元件的模擬音頻輸出，並共享從12S輸出塊輸出的四個通道的兩個。
DSP定時器/STC塊131向DSP子系統提供定時器及系統定時時鐘，用於同步化DSP例行程序。
Gface132通過從屬AHB/DSP接口111使DSP 102與主總線102接口，並與DSP存儲器接口。在所示的實施例中，DSP 102與專用晶片上程序存儲器133及兩個塊數據(數據0和數據1)存儲器134和135相關。全局RAM 136用作為微處理器101與DSP 102之間的通信緩衝器。所有DSP存儲器133-135及全局RAMa136被映射到微處理器地址空間，使得微處理器101能夠初始化這些存儲器，並向DSP 102傳送數據。全局RAMa136還被映射到DSP程序/數據0/數據1地址空間，供DSP訪問。
系統100優選的總線結構更詳細地示於圖2。這裡，局部AHB仲裁器(塊201)控制微處理器101主機與局部AHBSync Handshake(AHBIF)主機202主機的仲裁，當授權局部AHB總線104的控制時，AHBIF主機202被給予最高優先權，且微處理器101被給予最低優先權。如果沒有其它總線主機請求訪問局部AHB總線104，則微處理器101被授權默認訪問總線。
AHBIF主機202對來自局部總線104與全局總線103的事項進行同步化和握手，且反之也然。
如果局部AHB總線104(一般由塊203表示)上給定的主機向全局AHB總線103上的從設備發起事務，則發生以下操作(1)發起主機對局部總線104進行仲裁併一旦它收到控制，即傳送有效事項數據及控制信號；(2)AHBIF 202作為對局部AHB仲裁器201的從設備，俘獲來自局部總線104的有效事項數據及控制信號，並對全局AHB仲裁器(塊109)產生總線請求信號。還設置標誌指示進入等待由局部AHB主機完成事項的狀態；(3)AHBIF主機201對全局AHB仲裁器的主機，在這種情形下，仲裁全局總線103。在全局總線103保證控制之後，AHBIF主機在全局總線103上傳送俘獲的事務數據及控制信號；以及(4)全局總線103上的目標全局從設備204對事項數據及控制信號解碼，並通過設置一標誌指示事項的完成。AHBIF主機202檢測該標誌，並轉而設置一標誌向局部AHB主機指示事項的完成。
如果來自全局AHB總線103的主機操作(一般表示為塊205)向局部AHB總線104上的從設備發起事項(一般表示為塊206)，則進行以下操作(1)給定主機對全局總線103進行仲裁，一旦保證總線的控制，即傳送有效事項數據及控制信號；(2)AHBIF 202作為對全局AHB仲裁器109的從設備，俘獲來自全局總線103的有效事項數據及控制信號，並對局部AHB仲裁器201產生總線請求信號。AHBIF主機202還設置標誌指示進入等待由全局AHB主機205完成事項的狀態；(3)AHBIF 202作為對局部AHB仲裁器的主機，仲裁局部總線104。在局部總線103保證控制之後，它在局部總線104上傳送俘獲的事務數據及控制；以及(4)局部總線104上的目標從設備206對事項數據及控制信號解碼，並通過設置一標誌指示事項的完成。AHBIF主機202對此響應而設置一標誌，向給定全局AHB主機205指示事項的完成。
如果兩個主機其任一個是AHBIF主機202，分別對局部總線104和全局總線103有控制，並試圖訪問AHBIF主機202相對側上從設備，則可能引起死鎖。通過以重試響應強迫完成由局部AHB主機發起的事項，而破解死鎖。
AHB到DSP從設備的接口111允許微處理器101，向DSP 102不同的局部存儲器133-135及全局存儲器136，發送讀和寫請求。此外，接口111使微處理器和DSP時鐘域同步化，並進行必要的握手。具體來說，接口111響應來自當前授權的局部或全局AHB主機203/205的事項請求。然後事項請求傳送到GFACE 132，且各存儲器選擇信號，(x_sel，y_sel，p_sel，及g_sel)從對應的地址被解碼。
AHB到DSP從設備接口111在兩個不同的時鐘域之間操作。DSP時鐘域的頻率最好是微處理器時鐘域頻率的整數倍，且兩個域的邊緣對於每一微處理器時鐘域上升邊對齊。因而必須防止微處理器在其DSP域基於較快的時鐘的周期期間進行多存儲器訪問。最好從時鐘產生器提取一信號，在下一個微處理器時鐘域上升邊之前向接口111指示DSP周期。由此，如果沒有DSP衝突，微處理器的存儲器訪問可被限制在僅在第一周期，或如果發生DSP衝突，限制在第二周期。所有其它周期鎖定到DSP。
GFACE 132使微處理器101與DSP 102與全局和DSP專用存儲器空間兩者接口。具體來說，GFACE 132管理所有到這些存儲器空間的訪問，當它們出現時解決來自DSP和微處理器的衝突訪問，並使來自DSP到全局存儲器的並行訪問串行化。一般來說，當微處理器和DSP兩者定位同一存儲器模塊時，衝突是通過延長DSP的低時鐘相位而被解決的。往來討論的目的，存儲器空間為x存儲器，y存儲器，程序(p)存儲器，及全局(g)存儲器。
當DSP 102和微處理器101試圖同時訪問同一存儲器塊時，GFACE 132進行以下操作(1)在第一系統時鐘周期，服務於DSP請求。對於寫，寫信息被寫入存儲器。在讀的情形下，GFACE 132從存儲器檢索數據並將它們存儲在內部寄存器；(2)DSP時鐘的高相位延長到其3倍正常寬度。在這一時間期間，在第二系統時鐘周期中，GFACE 132服務於微處理器101請求；以及(3)在服務微處理器101請求之後，GFACE 132通過訪問讀寄存器中的信息完成DSP讀，並使DSP時鐘返回其通常額定周期。
在DSP 102與GFACE 132之間提供一信號，該信號允許DSP請求存儲器定時中的一個周期延長。當DSP維持這一信號並假設在該周期沒有衝突時，GFACE 132延長DSP和RAM時鐘兩者。(如果DSP與微處理器之間有衝突，則無需延長，因為DSP將自動延遲一個周期)。
在所示的實施例中，DSP 102與在圖1中150處一般所示的三個存儲器總線X，Y和P配合操作。雖然全局存儲器136隻有一個埠。因而，在一個以上這些總線試圖同時訪問全局存儲器的情形下，GFACE 132將使這些請求串行化以避免衝突。在其對全局存儲器進行必要數目的訪問使，GFACE 132還延長DSP時鐘的高相位。在完成所有的訪問時，GFACE 132完成DSP存儲周期，並使DSP時鐘返回其通常額定周期。如果在這一過程期間，微處理器101請求到全局存儲器空間的訪問，則DSP對微處理器訪問後退一附加的時鐘周期。
在優選實施例中，GFACE 132不包含相干性硬體，因而相干性在軟體編程中維護。
AHB/APB橋113跨越主(全局)總線103與APB總線112。當任何AHB總線主機要訪問位於APB上的地址空間時，該橋把信號從AHB轉換到APB格式，以及當主總線操作在高於外圍總線時鐘(PCLK)的HCLK(高速時鐘)速率時，對該信號重新定時。
微處理器101與專用的晶片上存儲器子系統137配合操作，該子系統包括一8K×32 RAM及一個6K×16 ROM連接到局部選AHB總線104。微處理器101能夠對RAM和ROM部分進行字節、半字和字的訪問。包裝138使RAM與ROM AHB適應從屬裝置。由於最好的ROM空間只是16位寬，當微處理器101進行字訪問時，包裝138向ROM發出兩個連續讀取，並把這兩個讀結果連接成32位字，使其返回微處理器101。
為了提高可測試性並減少產生測試結果的時間，在RAM部分裝入一個弱-寫測試電路，以加速RAM保持測試速度。RAM能夠劃分為兩個相等規格的能夠獨立進入弱-寫模式的存儲體，使得當一個存儲體乘以測試模式時，另一個能夠用作為緩衝存儲區用於測試程序。
TIC 108由微處理器101進行的調試，並作為AHB有最高優先權的總線主機。TIC總線連接示於圖3的框圖中。當在測試或發安全模式中允許進行系統調試時，TIC驅動器允許在整個系統中用於調試目的的所有地址-映射寄存器和/或存儲器的訪問。當TIC模式可行時，TIC使用外部存儲器接口的32針作為32-位雙向數據總線301。使用外部時鐘(EXTCLKI)對主AHB總線103計時，以及用於使主AHB總線103與TIC總線同步化，使得外部TIC控制器能夠通過TIC塊訪問作為AMBA總線主機的主AHB總線。當TIC 100由外部TIC驅動器軟體佔用時，用戶能夠通過TIC直接激勵所有微處理器101裝置，而無需由微處理器101處理器幹預。
顯示器接口110包括支持與一定數目的LCD顯示器任何之一接口的一LCD顯示控制器。具體來說，系統100可驅動STN(超扭絞向列)顯示器面板，它比類似的有效TFT面板有需要較少功率的優勢。LCD控制器與通用輸入/輸出埠140共享連接針。系統100的集成的LCD控制器，應用程式以320×240型解析度優勢橋接低端(字符顯示)與高端(圖形顯示)之間的顯示解析度間隙。
圖4是優選LCD接口/顯示控制器110的一功能框圖。在這一實施例中，顯示器接口包括AHB總線主機401與以主AHB總線103動力操作的AHB從設備402兩者。
時鐘產生塊403，通過按作為幀刷新率的函數選擇的預比例因子劃分來自總線103的AHBClk，而產生內部象素塊(iPixClk)。這一時鐘驅動顯示控制器邏輯的主要部分，並表示單個象素或子象素。作為到外部裝置的接口總線寬度的函數，時鐘iCL2通過劃分象素塊產生，並在內部用於這樣的操作，使得復用iCL2的數據允許多點每周期跨數據總線被計時。時鐘CL2 OUT是在每周期通過外部面板一個與八個點之間計時的LCD點時鐘，並類似於iCL2，對時鐘CL1的過渡插入有空檔時間。
時鐘CL1是行閂脈衝並由水平-垂直(HV)定時產生器405對一個時鐘周期在顯示行的末端產生(如LastDot所指)。CL1用來把點的行閂鎖到緩衝器用於驅動顯示器，並使LCD面板列驅動器增量以準備產生下一個顯示行。此外，HV定時產生器405產生LCD幀同步(FRM)及LCD AC偏轉驅動信號。FRM信號由顯示器面板用來復位列線1，並在收到來自總線主機401的幀結束信號之後產生。MCLK用來保證顯示驅動器電壓頻率不會降落到DC。
DATA通路404包括一FIFO 406，作為可編程閾值信號FIFoTrash的函數，它由總線主機401保持以來自主總線103的數據填充(在AHB時鐘域中)。數據是作為外部顯示面板所需的每象素位數的函數，在象素時鐘域中從FIFO讀取的。從FIFO檢索的數據用來對支持灰度的調色板尋址。數據通路404還進行諸如幀速率調製，混色(swizzle)及紅色/藍色交換等操作。幀速率調製是由LCD控制器使用的技術，利用液晶的慢速響應時間產生灰影。這一方法在經過多個幀時改變LCD象素的額定周期。
如圖5中更為詳細所示，DMA塊106包括2個分開的DMA通道501和502，2-路仲裁器503，共享的AHB總線504，及共享的AHB寄存器從設備505。每一DMA通道501/502接收4-位DMA請求。這些請求從諸如USB埠114等系統資源發出。每一DMA通道能夠獨立地或專門用於任何請求信號。
AHB總線103基於管線地址及數據結構，因DMA轉移操作一般如下進行。當可行時，給定的DMA通道501/502執行產生一AHB總線請求的一內部請求。當請求被準許時，適當的DMA通道信號基於內部的2-路仲裁器503及所選的通道被路由，並開始在總線上以前一數據周期被驅動源位置地址轉移。在所有轉移期間，各通道維持一內部通道鎖信號。以便把DMA仲裁器503鎖定在當前通道，使得有效的DMA通道能夠不中斷地完成轉移。超時設定用來避免任何進程不足(starvation)，並允許較高的優先權主機承擔AHB總線103的控制。
對於每一DMA通道的源和目標的尋址能夠被獨立編程，以便增量，減量或保持在相同的值。一般來說，寄存器中的32-位源和目標地址指針定義DMA轉移配置，並基於在寄存器中對每一通道設置的控制位配置增量或減量。如果增量或減量位是同一值，則相關的地址保持相同。這一歐洲用於往/來於I/O埠的轉移。當進行特定長度的DMA的轉移時，在寄存器中還設置最高到小於64K轉移的一個轉移計數值。
非同步轉移寄存器位的軟體配置啟動，並只要DMA通道被授權訪問總線就發生。同步轉移是通過來自各種資源，諸如串行通道發送或接收緩衝器，DMA請求控制的DMA通道。
當由主AHB總線103上的不同總線主機發出同時總線訪問請求時，仲裁器503遵從AMBA總線協議授權總線訪問許可。又，系統100中有總共四個AMBA總線主機，且它們的總線訪問優先權從最高到最低如下(1)TIC 108；(2)顯示器接口110；(3)DMA控制器106；及(4)局部/主AHB接口105。
外部SRAM/快閃記憶體控制器(SMC)107支持八個外部存儲器塊，每一具有最大6M字節的地址空間。在系統100的優選實施例中，使用4個SRAM塊，每一帶有1M-字節地址空間，與FLASHRAM的一個塊一同示於圖6中。每一存儲體有其自己的配置寄存器，程式設計師能夠使用該寄存器配置存儲體支持特定類型外部存儲器。圖6中，標以BANK 0-3的存儲體包括16-位外部SRAMs，且標以BANK4的存儲體包括8-位寬外部快閃RAMs。
中斷控制器126是一APB 112外圍設備並由微處理器101配置。晶片中包括DSP中斷的所有電平敏感的中斷，通過這一塊。圖7是中斷控制器126塊的更詳細的功能框圖，該塊基於ARM指定的中斷控制器701。
在所示的實現中中斷請求空間規格(IRQsize)為32。下面的17個斷源(包括作為軟體編程的中斷IRQ1)是對微處理器101專用的。對於微處理器101 IRQs沒有硬體優先權，因而軟體中斷處理程序讀取微處理器101中的源寄存器並對維持的中斷排優先權。FIQ(第一中斷請求)是分開產生的flRQs，並還只被映射到微處理器101空間。
DIRQs(對於DSP的中斷請求源)映射到更高的is IRQs。所有DSP中斷能夠通過在寄存器中設置位由軟體f微處理器101產生。DIRQs能夠分別通過設置微處理器-DS掩碼寄存器702對微處理器101門斷(gate off)，並通過在掩碼寄存器702設置DSP從DSP屏蔽。
讀出檢驗器/音量監視器最好是一雙斜率積分模擬到數字轉換器(ADC)，帶有8位解析度及標稱採樣率100Hz。框圖如圖8所提供。到ADC的輸入來自2-1模擬復用器801，在微處理器控制下，或者選擇電池電壓或者選擇音量輸入電壓。輸出數據寄存器802是一32位寄存器，該寄存器在計數器807中表示當前採樣值，較高24位設置為零。輸出數存器802在每一採樣周期被更新，並當數據被讀取時產生對微處理器的中斷。雙斜率積分和A/D轉換基於傳統的積分器805和比較器804。啟動、配置和狀態數據是在邏輯808控制下通過在微處理器101空間內配置/狀態寄存器803實現的。
系統100有兩個相同的晶片上PLLs 121a，b，它們產生所有需要的時鐘頻率，用於操作處理器，設置音頻採樣率及對外圍設備定時。系統時鐘產生方案的框圖示於圖9。
兩個PLLs 121a，b都使用晶片上32.768KHz振蕩器120作為基準時鐘。每一PLLs 121a，b包括一校準電路901，該電路能夠考慮工作環境的變化，諸如溫度和供電電壓，向對應的VCO902a，b設置偏流。
第一PLL(PLL1)最好用來使用以除數D1，H1和G1設置除法器902a，c產生過採樣音頻頻率(512FS)，系統時鐘SYSCLK，及UART時鐘。SYSCLK進而由系統時鐘除法器904分除而產生基本時鐘HCLK(高速總線時鐘)，MCLK顯示時鐘，PCLK(外圍設備時鐘)及DSPCLK顯示時鐘。第二個PLL(PLL2)用來產生USB時鐘將備份UART時鐘。PLL2與除法器905a，b相關，它們通過按因子G2，與D2分除PLL輸出產生這些時鐘。預定標器906a，b通過值M1和M2在PLLs121a，b的輸入之前分別支持基準時鐘的分除。
下表示出這兩個PLLs支持的頻率和對應的配置。
對於PLL1的支持頻率和除法器
對於PLL2的支持頻率和除法器
MCLK/HCLK/PCLK/DSPCLK頻率MCLK/HCLK/PCLK/DSPCLK頻率
時鐘控制塊112包含對PLLs設置除數與其它操作參數所需的寄存器。
12C接口118進行兩個基本功能，即激活晶片上啟動的12C配置接口功能，與用於操作12C裝置或類似的2和3導線串行裝置的通用串行接口功能。
優選的實現允許連接到包含加電配置信息的外部串行EEPROM，這對於給定的系統配置可能是需要的。在硬體復位之後，狀態機試圖加載配置數據，並如果存在，配置數據的第一40個字節傳送到一組晶片上配置寄存器。如果EEPROM裝置不存在，或頭標無效，則配置寄存器停留在它們先前的狀態。EEPROM裝置對於主處理器通過對控制寄存器的讀/寫可訪問。
在通用控制接口模式下，12S接口能夠用於通用目的I/O。每一針可作為輸入或輸出控制，並在軟體控制下，能夠實現各種串行接口。例如，接口118可配置為外部電源控制裝置通信，諸如用來控制快閃EEPOM標稱電壓，及PCMCIA接口工作電壓。
在所示的實施例中的USB埠114符合USB規範修正版1.1。其基本目的是要從主PC使用網際網路訪問下載或上傳音樂文件。這一USB裝置埠一般是自加電的並支持64-字節/數據包批入(bulk-in)和批出(bulk-out)模式，以及賣主/等級定製命令。由於該裝置使用批量轉移，它是全速的裝置(12MBps)。在圖10中提供了總框圖。
USB裝置控制器(UCD)1001與外部USB適應裝置通過收發器1002接口，並與主總線103通過UDC總線1003和USB-AHB橋1004接口。橋1004使用專用控制及配置寄存器配置，並跨越總線103和1003。一對FIFO 1007a，b及相關狀態機1008支持批量轉移，其中一個FIFO可保持數據包，同時另一個與微處理器交換數據。
USB埠114能夠在控制端點用於標準命令的配置0，或者在控制端點用於賣主/等級命令的配置1下操作。串陌生符控制邏輯1110在標準配置下解碼串命令。賣主/等級命令不被解碼，但可被存儲並通過賣主/等級控制邏輯到微處理器中斷。進而，在軟體控制下微處理器101對賣主/等級命令解碼。
微處理器101包含嵌入的IEEE標準邊界掃描電路(JTAG)。使用支持驅動軟體，JTAG允許用戶查看微處理器內部狀態，設置來自主應用程式的斷點，施加特定的向量，及其它事情。
所示的實施例中DSP調試塊141包括子塊，其每一個能夠計監視X/Y/P DSP存儲器地址總線，維持對微處理器101或DSP 102的中斷，或凍結DSP時鐘，如果凍結可行。這些子塊之一示於圖11。
調試子塊每一個具有1位只讀「所有者」欄位。當這一位為「0」時這一塊的所有者是微處理器101，當這一位為「1」時，所有者是DSP 102。所有者能夠寫入「Other Wr」欄位，如果設置允許其它處理器寫入到調試塊其餘的欄位。「Debug En」欄位在調試塊變為有效之前設置，並當這一塊沒有使用時，還用來節省功率。「ClkFreeze En」是1-位欄位，當設置在調試事件觸發時該欄位凍結DSP時鐘。「Men」是一2位欄位，該欄位選擇存儲器維護供調試事件。設置開始地址範圍與結束地址範圍，使得當地址在這些範圍之間時事件觸發。「Hit Count」跟蹤調試事件已發生的次數。
Num_hits_for_trigger是在中斷可行或設置凍結之前設置到該地址範圍命中數的欄位。
由於所有這些外圍設備映射到DSP外圍設備空間，調試DSP外圍設備通過DSP調試塊141支持。
處理器間通信塊128允許微處理器101和DSP 102交換消息並同步且調度任務。通信主要作為兩路中斷驅動方案定義在系統(軟體)實現級。這一塊的硬體提供從DSP到微處理器101的數個中斷源。(如前所述，微處理器101通過中斷控制器中斷DSP 102)。菜單的概念將由系統應用程式確定。
數字音頻輸入/輸出129進而詳細在圖12中示出。這一塊通過浪費基本子塊12SOUT 1201與12SIN 1202提供了音頻數據輸入/輸出。
12SIN 1202驅動音頻輸出數據針(Aud_out)，並還向PWM 130和S/DFIF發送器1203提供音頻數據和控制。在優選實施例中，通過每一個16個項深及24位寬的四個FIFO支持四個輸出通道。通道配置是在可由微處理器101和/或DSP 102讀和寫的寄存器中實現的。當FIFO為空或半空使得FIFO能夠被填充時，ISOUT塊1202能夠產生到控制微處理器DSP的中斷。
SPDIF發送器1203從Ch_0和Ch_1以SPDIF格式通過aud_out針發送串行音頻數據，並能夠與PWM引擎1204及12SIN塊1203一同使用。或者SPDIF發送器1203或者12SOUT 1201能夠同時使用。
ISOUT塊1202以兩種格式之一接收音頻輸入數據通過LR/SCLK設時鐘同步化的串行數據，或突發模式不與LRCLK同步化的位流。同步化數據能夠或者是非壓縮PCM或壓縮的突發性數據，而非同步化數據能夠是突發性壓縮數據。這一塊從12 SOUT塊1201提取SCLK與LRCLK。在所示的實施例中，12SIN埠1202由兩個通道FIFOs組成，每一個16個項深，且通道配置在寄存器中指定。當其FIFO或者是半滿足或者滿時，這一塊產生到控制微處理器或DSP的中斷以便對數據交換排序。
PWM塊130產生左和右通道脈寬調製(PWM)數據，由於通過Aud_out埠驅動外部耳機或揚聲器。
系統100具有總共32個通用I/O(GPIO)針，它們與其它功能針多路復用，並能夠訪問微處理器101。GPIO功能總的示於圖1中的塊140，並進而在圖13中詳細示出。
在所示的實施例中2個GPIO 1301針能夠分別由微處理器101通過APB接口1302控制。每一GPIO針能夠向微處理器101產生一中斷請求，如果選擇這樣作。具體來說，響應在任何GPIO針處出現在寄存器中定義的四個事件之一，中斷塊1303產生一個中斷請求。一附加的寄存器作為用於GPIO全局中斷可行位，並通過一掩碼寄存器進行各針選擇。
安全熔絲塊119包含256個熔絲，它們對每一晶片給出唯一的ID。當熔絲熔斷時，一個標誌使內部安全ROM有效。同時，通過基於256位熔絲值的硬體產生漢明碼對錯誤隱藏和校正。熔絲值只是當熔絲被編程(熔斷)時才是由安全代碼可讀的。取決於熔絲編程，不同的微處理器101 ROM段映射到微處理器101地址位置0供引導。內部12K字節微處理器101 ROM包含三個不同的段1K字節安全代碼，1K字節交替代碼，10K字節標準代碼。
RAM測試塊139包含一弱寫控制器，能夠把RAM置於弱寫測試模式。在系統100中，為了弱寫測試的目的，RAM被劃分為高和低存儲體。類似地，DSP RAM測試塊144包含弱寫控制器，用於測試DSP RAM的完整性。
當安全熔絲被編程時，安全選通/訪問保護塊142提供訪問保護。在優選實施例中，在以下條件下授權訪問許可(1)當熔絲沒有被編程(非安全晶片)時，訪問保護在任何時候都不接合；(2)當熔絲被編程(安全晶片)時，訪問保護作為默認被接合；(3)當保護有效時，微處理器101隻按管理人模式允許訪問保護區；(4)當保護無效時，微處理器101可按監督人或用戶模式允許訪問保護區(5)只能由微處理器101以監督人模式使保護無效；(6)在安全模式下不允許TIC操作，且只有微處理器101能夠使DMA和LCD有效；以及(7)保護模式寄存器只能能夠由微處理器101在特許模式下修改。
系統100與支持微處理器101設計的「軟高速緩存系統」配合操作，這種設計不包含以及高速緩存和/或存儲器管理單元(MMU)。例如，在系統100的優選實施例中，在微處理器核101中使用ARM7tdmi微處理器。這一特定的微處理器不包含硬體高速緩存或MMU。
本發明的軟高速緩存系統支持「易使用」軟體開發模型，這在以前只能在基於全硬體高速緩存處理器的系統中可得。此外，這一軟高速緩存把可執行代碼的可用位置延伸到基於塊和基於串行的存儲器結構，如NAND快閃，MMC等。
歷史上，嵌入的DSP和非高速緩存的CPU或者具有直接來自外部並行存儲器(DRAM，SRAM，NOR FLASH)或來自內部SRAM/FLASH的運行代碼。對於來自外部並行存儲器的運行代碼，CPU速度和能力受到負面影響。另一方面，內部SRAM/FLASH存儲器一般小得多，因而在代碼開發期間迫使直接進行存儲器管理以保證正確的分頁。特別是，所有的例行程序必須適配在一定的軌跡準則內以便允許分頁和並發操作。在所有的代碼以彙編語言開發的一定的應用程式中，這一限制可能涉及；但是對於快速代碼開發使用較高級語言如「C」，則問題是難以解決的，如果不是不可能的。
基於塊和基於程串行的存儲器還需要高速緩存和/或分頁方案非常不同的優化。例如，這些協議常常需要讀取512位元組塊的信息並進行糾錯以抽取必要的數據。在任何情形下，許多現有的協議和新的協議在繼續發展，它們反映了剛性的硬連線支持的實現。
如以下進一步詳細討論的，這一軟高速緩存系統對於低性能的代碼解決了這些問題。其中，提供了硬體輔助以便管理現有的作為高速緩存的一般晶片上SRAM。此外，少於1000門控和軟體異常終止處理程序的組合提供了管理駐留在NAND快閃中作為直接可執行的代碼的裝置。此外，這一高速緩存機制對於慢速率存儲器以128，256，512可編程線規格及每線1k字節被優化，並使用16路集合相關邏輯在局部SRAM內提供16線高速緩存空間。
軟高速緩存系統最好使用外部SRAM存儲代碼，並使用晶片上存儲器存儲數據常量或其它安全信息。在所示的實施例中，2M字節的外部和內部SRAM的虛擬(軟高速緩存)存儲器空間專用於軟高速緩存，雖然存儲器的規格以及位置不是嚴格的，並在實際的實現中能夠改變。
軟體高速緩存設置為16路置位相關系統，每一集合與軟高速緩存存儲器空間中單個高速緩存線相關。16個集合的每一集合在寄存器中由一標籤欄位和一有效性位表示。高速緩存線規格可編程為128，256，512，或1024位元組。每一高速緩存線空間可通過N個低階虛擬(CPU)地址位N-1:0可尋址，其中N是7，8，9或10，分別取決於高速緩存線規格是否為128，256，512，或1024位元組。這時虛擬地址的位21:N表示高速緩存標籤。其餘的位31:22是到指定的存儲器塊的塊地址，其能夠由硬連線連邏輯控制。硬體比較器比較所產生的每一CPU地址標籤欄位與存儲在軟高速緩存寄存器中存儲的標籤欄位。
在圖14的流程圖中示出軟體高速緩存操作。
在步驟1401，虛擬(CPU)地址由微處理器101產生，然後該地址在步驟1402被檢驗以確定其塊地址是否在軟高速緩存地址空間內。將首先考慮虛擬地址在軟高速緩存地址空間內的情形。
在步驟1403，來自虛擬地址的高速緩存標籤與對應的16個寄存器項中的標籤欄位由硬體比較器比較。如果出現匹配，則提取對應於軟高速緩存中的匹配項的索引，用於產生指向軟高速緩存存儲器塊中適當位置物理地址。對於16位高速緩存系統，使用從0到15四位索引這些項。在軟高速緩存地址空間以0000開始並向上工作的實施例中，CPU地址的位N-1:0變為物理地址的位N-1:0及高速緩存線中的地址位置。來自匹配軟高速緩存項的4位索引代替物理地址的位N+3:N，並作為選擇正確高速緩存線的偏移操作。其餘的位(31:N+4)來自虛擬地址並用於RAM存儲體，塊及晶片選擇。隨後發生對軟高速緩存存儲器空間地址區所需的讀和寫。
例如，假設高速緩存線規格被編程為256位元組。這種情形下，N＝8。因而CPU地址的位21:8與表項中的高速緩存標籤比較。還假設命中發生在項#5，且對應的4位索引是5。物理簡化，存儲器的軟可高速緩存塊將有任意選擇的開始地址0。因而物理地址(16進位)是000005CC，其中CC是到高速緩存線5內位置的CPU地址的位7:0。
注意，存儲器中的軟高速緩存區能夠在給定的地址開始，例如7fff，並向下工作。這種情形下，基於高速緩存規格修改位14:N。這一方案保證了維持中斷向量的位置0000不會變為高速緩存的一部分。
以下考慮在比較步驟1403期間出現高速緩存故障的情形。維護一硬體軟高速緩存歷史寄存器，它跟蹤最後四位(匹配)。這一寄存器最好是移位寄存器，從每一匹配項以四位索引移位，如果索引不同於先前匹配索引的索引。換言之，如果兩個相繼的索引相同，則沒有移位發生，使得在移位寄存器中沒有兩個相繼的索引相等。這一寄存器改進了高速緩存故障時調用的軟體替代處理機的性能。
在故障時，通過在寄存器中設置一異常中斷狀態，軟高速緩存異常中斷通知給微處理器101。(讀取之後這一位被自動清除)。引起高速緩存故障(異常中斷)的地址被寫入異常中斷地址寄存器。設置異常中斷位啟動了替代處理機例行程序。
替代處理機例行程序基於歷史寄存器的內容選擇被替代的高速緩存線。例如，被替代的高速緩存線可以是不對應於存儲在歷史寄存器中四個索引的那些之一。使用異常中斷地址寄存器中並加載到所選的高速緩存線的地址，所需的數據從存儲器中其當前位置取得，且對應的高速緩存項中高速緩存索引被更新。源位置可在NAND或串行快閃中，且軟體處理機功能進行特定的那些類型存儲器通常所需的訪問過程。為了實現這一存儲器，DMA引擎和其它系統資源按需要被調用。一旦數據已被高速緩存，且高速緩存標籤被更新，則引起高速緩存故障的指令能夠被重新成功發出。
在CPU地址不在軟高速緩存地址空間內且異常中斷沒有發生的情形下，則CPU地址用作為到RAM的物理地址(步驟1407)。
在步驟1408，物理地址用來訪問地址的RAM空間。在步驟1409與CPU交換數據。
本軟高速緩存的一個示例性使用是系統100的數字音頻播放器應用程式。例如，所有低性能代碼可直接通過軟高速緩存運行，只有高性能代碼(USB，音頻解碼器，及中斷處理機)直接由程式設計師管理。
總之，本發明的概念提供了一種機制，用於高速緩存只有有限或沒有硬體高速緩存能力的裝置和系統中的數據。此外，由於以軟體進行高速緩存故障的替代，能夠使用具有特定訪問協議的存儲器，諸如在MPEG 3音樂系統中典型使用的NAND快閃記憶體，建立有效的接口。
雖然參照特定的實施例對本發明進行了說明，但這些說明不應當以限制的意義來解釋。所公開的實施例的各種修改，以及本發明可替代的實施例在參照本發明的說明時，對於業內專業人員是顯而易見的。業內專業人員當可看到所公開的概念和特定實施例作為基礎易用於修改或設計其它結構，用於實施本發明相同的目的。業內專業人員還應當理解，這種等價的結構並不背離所附權利要求中提出本發明的精神和範圍。
因而，預期權利要求將覆蓋任何這種修改或屬於本發明有效範圍內的實施例。
權利要求
1.一種軟高速緩存系統，進行以下操作比較虛擬地址標籤位與多個寄存器項中編程的標籤位，每一項與到虛擬高速緩存空間中可編程高速緩存線規格的高速緩存線的索引相關聯，虛擬高速緩存空間位置通過虛擬地址的塊地址部分編程；當虛擬地址的標籤位匹配可編程寄存器項之一的標籤位時，選擇對應於所述項的索引以產生物理地址；以及使用從虛擬存儲器選擇的索引，作為對高速緩存線和塊地址的偏移，產生物理地址作為到虛擬高速緩存空間的地址。
2.權利要求1的軟高速緩存系統，當虛擬地址的標籤位不匹配寄存器項之一的標籤欄位時，還進行以下操作在虛擬高速緩存空間中選擇高速緩存線用於對與虛擬地址相關的數據進行高速緩存；使用虛擬地址從存儲器的第二區檢索數據；在虛擬高速緩存空間中選擇的高速緩存線中高速緩存該數據；以及更新與選擇的高速緩存線相關的寄存器中的標籤位。
3.權利要求1的軟高速緩存系統，其中高速緩存線規格可編程為M數目位置，且虛擬地址包含索引M個數目的高速緩存線位置的log2M數目的位。
4.權利要求3的軟高速緩存系統，其中M個數目位置包括字節位置。
5.權利要求4的軟高速緩存系統，其中高速緩存線規格從由128，256，512和1024個字節構成的組中選擇。
6.權利要求1的軟高速緩存系統，其中高速緩存系統包括一X-路集合相關系統，該集合相關系統具有存儲log2X數目的標籤位的X數目寄存器項。
7.權利要求6的軟高速緩存系統，其中高速緩存系統包括一16-路集合相關系統並且該多個寄存器項每一個存儲4位。
8.一種數據高速緩存方法，包括以下步驟建立一M-路集合相關高速緩存，包括具有M數目對應項的一寄存器，每一項存儲一標籤值並被索引到存儲器中選擇的一高速緩存區中的一高速緩存線；對高速緩存線設置一高速緩存線規格，高速緩存標籤值選擇為所選的高速緩存線規格的函數；產生包含一標籤欄位的一虛擬地址，對在高速緩存線規格內位置尋址的高速緩存線地址欄位，以及在存儲器中對高速緩存區尋址的塊地址欄位；比較虛擬地址的標籤欄位與高速緩存中標籤值；以及當虛擬地址的標籤欄位匹配高速緩存中標籤值時，產生一到對應的高速緩存線的物理地址，其索引與包含匹配標籤值及來自虛擬地址的高速緩存線及塊地址欄位的寄存器項相關。
9.權利要求8的方法，還包括使用與匹配的標籤值相關的索引更新歷史寄存器的步驟。
10.權利要求9的方法，還包括以下步驟當虛擬地址的標籤欄位不匹配寄存器中的標籤值時，使用虛擬地址訪問存儲器中對應的區；從存儲在歷史寄存器中的信息選擇來自存儲器中高速緩存區的替代高速緩存線；從以虛擬地址訪問的存儲器中對應的區，向存儲器的高速緩存區中的替代高速緩存線轉移數據；以及把與索引相關的的寄存器項更新到帶有來自虛擬地址標籤的替代高速緩存線。
11.權利要求9的方法，其中所述更新歷史寄存器的步驟包括向位移寄存器位移索引的步驟。
12.權利要求9的方法，其中所述更新歷史寄存器的步驟包括存儲多個非等同索引的步驟。
13.權利要求9的方法，其中所述建立高速緩存的步驟包括建立一硬體寄存器的步驟，該硬體寄存器具有用於存儲標籤值及向高速緩存線索引的多個項。
14.權利要求9的方法，還包括以下步驟確定虛擬地址的塊地址欄位是否對應於存儲器中高速緩存區；以及如果虛擬地址的塊地址不對應於存儲器中高速緩存區，使用虛擬地址對存儲器尋址。
15.權利要求9的方法，其中存儲器中的高速緩存區包括在隨機訪問存儲器中的一區域。
16.權利要求9的方法，其中存儲器中的高速緩存區包括在快閃記憶體中的一區域。
17.一種系統，包括一個中央處理單元；一個包括軟高速緩存空間的存儲器，以及一個軟高速緩存系統，用於響應來自中央處理單元的地址訪問軟高速緩存空間中的數據，包括一寄存器，具有多個項，其每一個用於存儲高速緩存標籤並向軟高速緩存空間中的高速緩存線索引，高速緩存線具有可編程高速緩存線規格；多個比較器，用於比較來自中央處理單元的地址的標籤欄位，與存儲在寄存器每一項中的高速緩存標籤；以及用於產生到軟高速緩存空間的地址的電路，當標籤欄位匹配寄存器中的標籤值時，使用與存儲匹配高速緩存標籤項相關的索引，及從來自中央處理單元的地址選擇的位，尋址軟高速緩存空間。
18.權利要求17的系統，其中所述中央處理單元包括一晶片上系統的一部分。
19.權利要求18的系統，其中所述存儲器形成所述晶片上系統的部分。
20.權利要求18的系統，其中所述存儲器在所述晶片上系統的外部。
21.權利要求17的系統，其中所述中央處理單元和所述存儲器形成一可攜式音頻系統的部分。
全文摘要
軟高速緩存系統比較虛擬地址標誌位(來自N－21的位)與多個軟高速緩存寄存器項(TAG 0－TAG 15)的標誌欄位(field)，每一項與到虛擬存儲器中對應的高速緩存線的索引(0－15)相關。用於高速緩存線的高速緩存線規格是可編程的。當虛擬地址的標誌位(來自N－21的位)匹配軟高速緩存項之一的標誌欄位時，選擇來自該項的索引(0－15)用於產生物理地址。使用所選的索引產生物理地址作為對存儲器中對應的軟高速緩存空間的偏移欄位(來自7－10的位)。
文檔編號G06F12/08GK1498369SQ02807176
公開日2004年5月19日 申請日期2002年3月20日 優先權日2001年3月30日
發明者格裡戈裡·A·諾思, 格裡戈裡 A 諾思 申請人:祥雲邏輯有限公司