基於fpga的dds信號發生器的製造方法
2023-06-20 15:58:41
基於fpga的dds信號發生器的製造方法
【專利摘要】基於FPGA的DDS信號發生器，涉及DDS信號發生器，本實用新型為了解決目前基於DDS晶片的信號發生器存在輸出波形固定、缺乏遠程控制及靈活性差的問題，本實用新型包括遠程輸入、藍牙模塊、32位累加器、ROM、數模轉換電路、電流轉電壓電路、二階有源低通濾波器和幅度調節電路，遠程輸入與藍牙模塊無線通信，藍牙模塊與32位累加器連通，32位累加器與ROM連通，ROM的輸出端與數模轉換電路連通，數模轉換電路與電流轉電壓電路連通，電流轉電壓電路的輸出端與二階有源低通濾波器連通，二階有源低通濾波器的輸出端與幅度調節電路連通，幅度調節電路的輸出端為DDS信號發生器的輸出端。本實用新型適用於DDS信號發生器。
【專利說明】基於FPGA的DDS信號發生器
【技術領域】
[0001]本實用新型涉及DDS信號發生器。
【背景技術】
[0002]信號發生器作為一種基本電子設備廣泛的應用於教學、科研中。隨著可編程邏輯器件(FPGA)的不斷發展，直接頻率合成(DDS)技術應用的愈加成熟，使得基於DDS晶片的信號發生器得以廣泛應用。
[0003]但目前基於DDS晶片的信號發生器存在輸出波形固定、缺乏遠程控制及靈活性差的問題。
實用新型內容
[0004]本實用新型的目的是為了解決目前基於DDS晶片的信號發生器存在輸出波形固定、缺乏遠程控制及靈活性差的問題，提供一種基於FPGA的DDS信號發生器。
[0005]基於FPGA的DDS信號發生器，它包括遠程輸入、藍牙模塊、32位累加器、ROM、數模轉換電路、電流轉電壓電路、二階有源低通濾波器和幅度調節電路，遠程輸入與藍牙模塊通過無線信號通信，藍牙模塊的信號輸出端與32位累加器的信號輸入端連通，32位累加器的信號輸出端與ROM的信號輸入端連通，ROM的信號輸出端與數模轉換電路的信號輸入端連通，數模轉換電路的信號輸出端與電流轉電壓電路的信號輸入端連通，電流轉電壓電路的信號輸出端與二階有源低通濾波器的信號輸入端連通，二階有源低通濾波器的信號輸出端與幅度調節電路的信號輸入端連通，幅度調節電路的信號輸出端為DDS信號發生器的輸出端。
[0006]本實用新型利用DDS原理在FPGA平臺上實現了多種波形信號發生，並且通過遠程輸入頻率控制字M，實現了能根據要求在線更新波形信號的發生，具有遠程控制的特點，能產生不同頻率、幅度的正弦波、三角波、矩形波信號，滿足預定指標的多波形輸出，仿真和實測結果均證實了其靈活性和可靠性。
【專利附圖】
【附圖說明】
[0007]圖1為本實用新型的系統結構示意圖，圖2為【具體實施方式】二數模轉換電路的電路圖，圖3為【具體實施方式】三的電流轉電壓電路的電路圖，圖4為【具體實施方式】四的二階有源低通濾波器的電路圖，圖5為【具體實施方式】五的幅度調節電路的電路圖，圖6為【具體實施方式】六的DDS程序流程圖，圖7為【具體實施方式】六的輸出正弦波時序仿真波形圖，圖8為【具體實施方式】六的輸出正弦波的波形圖，圖9為【具體實施方式】六的輸出三角波的波形圖，圖10為【具體實施方式】六的輸出方波的波形圖。
【具體實施方式】
[0008]【具體實施方式】一:結合圖1說明本實施方式，本實施方式所述基於FPGA的DDS信號發生器，它包括遠程輸入1、藍牙模塊2、32位累加器3、R0M4、數模轉換電路5、電流轉電壓電路6、二階有源低通濾波器7和幅度調節電路8，遠程輸入I與藍牙模塊2通過無線信號通信，藍牙模塊2的信號輸出端與32位累加器3的信號輸入端連通，32位累加器3的信號輸出端與R0M4的信號輸入端連通，R0M4的信號輸出端與數模轉換電路5的信號輸入端連通，數模轉換電路5的信號輸出端與電流轉電壓電路6的信號輸入端連通，電流轉電壓電路6的信號輸出端與二階有源低通濾波器7的信號輸入端連通，二階有源低通濾波器7的信號輸出端與幅度調節電路8的信號輸入端連通，幅度調節電路8的信號輸出端為DDS信號發生器的輸出端。
[0009]本實用新型利用藍牙模塊2，將遠程輸入I的頻率控制字M輸入到32位累加器3進行累加運算，截取32位累加器3的第24到第30位作為R0M(只讀存儲器)4的地址，只讀存儲器R0M4中存儲8位的數字波形數據；R0M4在累加器的控制下，輸出8位的數字波形數據，經過數模轉換電路5轉換為模擬量，因為數模轉換電路5輸出的是電流的形式，所以通過電壓轉電流電路6轉換為電壓形式的模擬波形，但其中還含有大量的高頻成分，為了輸出頻率純淨的信號波形，再通過一個二階的有源低通濾波器7，最後為了調節輸出信號的峰峰值，再引入一個幅度調節電路8，實現了滿足預定指標的、可靠的多波形輸出。
[0010]根據直接數字頻率合成理論將系統的頻率解析度及輸出頻率寫為:
[0011]f狐今⑴
[0012]其中felk和N為系統時鐘和位寬，M為頻率控制字，利用信號相位與時間成線性關係的特性，直接對所需信號進行抽樣、量化和映射，輸出頻率可調的信號波形。每個時鐘周期內，由頻率控制字M決定相位增量的大小以控制輸出頻率。由式子可以看出fdl^PN也關係著D/A轉換的頻率，位寬N越大、時鐘f；lk越低，解析度越高，但系統時鐘變低，也會降低最大的輸出頻率，以及一個周期波形的採樣數值的輸出個數。
[0013]【具體實施方式】二:結合圖2說明本實施方式，本實施方式是對【具體實施方式】一所述基於FPGA的DDS信號發生器的進一步限定，數模轉換電路5採用DAC0832。
[0014]數模轉換電路5採用DAC0832，DAC0832是8位解析度的倒T型電阻網絡型D/A轉換器。根據對DAC0832的數據鎖存器和DAC寄存器的不同控制方式，DAC0832有三種工作方式:直通方式、單緩衝方式和雙緩衝方式；本實用新型使用的是直通的工作方式。DAC0832邏輯輸入滿足TTL電平，可直接與TTL電路或微機電路連接。
[0015]【具體實施方式】三:結合圖3說明本實施方式，本實施方式是對【具體實施方式】一所述基於FPGA的DDS信號發生器的進一步限定，電流轉電壓電路6採用NE5532。
[0016]由於DAC0832的轉換結果以電流形式輸出。為了得到模擬電壓信號，需要通過一個高輸入阻抗的線性運算放大器。運放的反饋電阻可通過RFB端引用片內固有電阻，也可外接。為了將DAC0832轉換得到的模擬電流值轉換為模擬的電壓值，在ADC0832的輸出端接了由運放NE5532構成的電流轉電壓電路，如圖3所示。
[0017]NE5532是高性能低噪聲雙運算放大器(雙運放)集成電路。與很多標準運放相似，但它具有更好的噪聲性能，優良的輸出驅動能力及相當高的小信號帶寬，電源電壓範圍大等特點。因此很適合應用在高品質和專業音響設備、儀器、控制電路及電話通道放大器。
[0018]DAC0832的轉換電流輸出為:
[0019]離 U—?(2)
ουτι 15Α?256
______ rvRBF ,,255-Digital_Input⑴
[o_ W:涵X-^--⑴
[0021]電流轉電壓輸出為:
[0022]Vout = -(1unXR19)(4)。
[0023]【具體實施方式】四:結合圖4說明本實施方式，本實施方式是對【具體實施方式】一所述基於FPGA的DDS信號發生器的進一步限定，二階有源低通濾波器7採用NE5532。
[0024]二階有源低通濾波器也採用運放NE5532，其截止頻率設計為6KHz，函數信號發生器的輸出最高頻率是20KHz，根據實際調試中出現的情況:將低通濾波器的截止頻率設計為6KHz時，輸出的波形頻率純淨，如果提高低通濾波器的截止頻率，輸出波形就會有高頻成分，如果降低截止頻率就會降低輸出波形的最高頻率。二階有源低通濾波器如圖4所示。
[0025]其特徵頻率為:
[0026]J0=~~(5)
0 InRC
[0027]將R = 1ΚΩ ,C = 1nF帶入式5計算得fQ = 16KHz。二階低通濾波器的通帶截止頻率為:fp = 0.37f。，將fQ = 16KHz帶入計算得截止頻率fp = 5.92KHz，通帶放大倍數為I。
[0028]【具體實施方式】五:結合圖5說明本實施方式，本實施方式是對【具體實施方式】一所述基於FPGA的DDS信號發生器的進一步限定，幅度調節電路8採用NE5532。
[0029]為了實現輸出波形的幅度可調，在函數信號發生器的輸出端連接一個電壓跟隨器，並用一個滑動變阻器調節輸出的波形峰值。幅度調接電路8由運放NE5532構成，如圖5所示。
[0030]【具體實施方式】六:結合圖6至圖10說明本實施方式，本實施方式是對【具體實施方式】一所述基於FPGA的DDS信號發生器的進一步限定，幅度調節電路8還包括IXD顯示器，LCD顯示器的信號輸入端與幅度調節電路(8)的信號輸出端連通。
[0031]IXD顯示器用於即時顯示波形信號的類型、頻率和幅值。
[0032]結合圖6說明本實用新型的具體應用過程:
[0033]DDS程序流程圖如圖6所示，32位累加器對輸出的頻率控制字進行不斷的累加，取32位累加器的的第24到第30位作為ROM的地址，根據32位累加器的第32位和第31位的值對ROM地址和ROM輸出數據做如下處理:
[0034]I)第32位等於O且第31位等於0，則ROM地址和ROM輸出數據不變；
[0035]2)第32位等於O且第31位等於1，則ROM地址取反但ROM輸出數據不變；
[0036]3)第32位等於I且第31位等於0，則ROM地址不變但ROM輸出數據取反；
[0037]4)第32位等於O且第31位等於0，則ROM地址取反和ROM輸出數據也取反。
[0038]DDS輸出正弦波的時序仿真波形如圖7所示。第一個信號是10MHz系統時鐘clk，第二個信號是復位信號rst_n，第三個信號是累加器add，第四個信號是累加器的高8位即ROM地址，第六個信號是ROM輸出即波形數據。
[0039]結合圖8至圖10說明硬體調試:
[0040]該信號發生器可以輸出一定功率的幅度、頻率可調的正弦波、方波、三角波信號。該信號發生器輸出波形的頻率解析度為1Hz、輸出頻率範圍:lHZ-20kHZ，輸出電壓範圍:50mV-lVo
[0041 ] 由於低通濾波器的電容對輸出三角波和方波的充放電影響，輸出三角波和方波的頻率越高，影響越嚴重，導致輸出的波形失真。經過測量，三角波的輸出不失真的頻率為5KHz左右，輸出方波不失真的頻率為2KHz左右。由於DDS採用全數字結構，不可避免地引入了散雜。其來源主要有三個:相位累加器相位捨入誤差造成的散雜；幅度量化誤差造成的散雜和DAC非理想特性造成的散雜。
[0042]函數信號發生器輸出頻率為1.3KHz的正弦波如圖8所示，函數信號發生器輸出頻率為1.2KHz的三角波如圖9所示，函數信號發生器輸出頻率為1.2KHz的方波如圖10所示。結果表明輸出波形達到了設計指標的要求，可以作為穩定的信號源使用。
【權利要求】
1.基於FPGA的DDS信號發生器，其特徵在於，它包括遠程輸入(1)、藍牙模塊(2)、32位累加器(3)、R0M(4)、數模轉換電路(5)、電流轉電壓電路(6)、二階有源低通濾波器(7)和幅度調節電路(8)，遠程輸入(1)與藍牙模塊(2)通過無線信號通信，藍牙模塊(2)的信號輸出端與32位累加器(3)的信號輸入端連通，32位累加器(3)的信號輸出端與R0M(4)的信號輸入端連通，ROM(4)的信號輸出端與數模轉換電路(5)的信號輸入端連通，數模轉換電路(5)的信號輸出端與電流轉電壓電路(6)的信號輸入端連通，電流轉電壓電路(6)的信號輸出端與二階有源低通濾波器(7)的信號輸入端連通，二階有源低通濾波器(7)的信號輸出端與幅度調節電路⑶的信號輸入端連通，幅度調節電路⑶的信號輸出端為DDS信號發生器的輸出端。
2.根據權利要求1所述基於FPGA的DDS信號發生器，其特徵在於，數模轉換電路(5)採用 DAC0832。
3.根據權利要求1所述基於FPGA的DDS信號發生器，其特徵在於，電流轉電壓電路(6)採用 NE5532。
4.根據權利要求1所述基於FPGA的DDS信號發生器，其特徵在於，二階有源低通濾波器(7)採用 NE5532。
5.根據權利要求1所述基於FPGA的DDS信號發生器，其特徵在於，幅度調節電路(8)採用 NE5532。
6.根據權利要求1所述基於FPGA的DDS信號發生器，其特徵在於，幅度調節電路(8)還包括LCD顯示器，LCD顯示器的信號輸入端與幅度調節電路(8)的信號輸出端連通。
【文檔編號】H03K3/02GK204131478SQ201420656315
【公開日】2015年1月28日 申請日期:2014年11月5日 優先權日:2014年11月5日
【發明者】郭小霞, 蘭朝鳳, 劉金鳳, 管鑫, 賈添植 申請人:哈爾濱理工大學