製造碳化矽半導體器件的方法

2023-06-13 13:21:36

專利名稱：製造碳化矽半導體器件的方法
技術領域：
本發明涉及製造碳化矽半導體器件的方法。
背景技術：
在製造半導體器件的過程中，需要在半導體襯底中選擇性形成雜質區的步驟。例如，在製造n溝道型MOSFET (金屬氧化物半導體場效應電晶體)的過程中，為了得到npn結構，通常執行在n型半導體襯底中部分地形成p型雜質區並且進一步在這個p型雜質區中部分地形成n型雜質區的步驟。即，形成在延伸上彼此不同的兩個雜質區。在採用矽襯底的情況下，因為可以通過擴散來調節雜質區的延伸，所以已廣泛使用利用這種特徵的雙擴散技術。同時，在採用碳化矽襯底的情況下，雜質的擴散係數小，因此難以通過擴散來調節雜質區的延伸。即，其中已注入離子的區域在經過活化退火時基本上變成雜質區。因此，不能採用雙擴散技術。因此，例如，根據日本專利特許公開No. 6-151860 (PTL1)，通過使用在 端面上具有傾斜表面的柵電極作為掩模，注入離子。通過利用離子注入過程中的雜質離子的範圍能由加速電壓控制這一事實，形成所需的雜質區。引用列表專利文獻PTLl :日本專利特許公開No. 6-151860

發明內容
技術問題在以上的方法中，雜質區的延伸很大程度上取決於形成柵電極的傾斜表面的精確度，因此雜質延伸的誤差變大。本發明針對的是以上問題，並且本發明的目的在於提供一種製造碳化矽半導體器件的方法，該方法能夠提高雜質區延伸的精確度。問題的解決方案根據本發明的製造碳化矽半導體器件的方法，執行以下各步驟。製備具有表面的碳化矽襯底。在該碳化矽襯底的表面上，形成蝕刻停止層。在該蝕刻停止層上，沉積掩模層。在該掩模層中，形成由第一側壁圍繞的第一開口。通過經由第一開口進行離子注入，在碳化矽襯底中，從表面至第一深度形成具有第一導電類型的第一雜質區。在形成第一雜質區的步驟之後，通過在上面已設置有掩模層的蝕刻停止層上沉積間隔層，來形成具有掩模層和間隔層的掩模部，該間隔層覆蓋第一開口中的第一側壁和蝕刻停止層。通過對第一開口中的間隔層進行各向異性蝕刻，在掩模部中形成由第二側壁圍繞的第二開口。通過經由第二開口進行離子注入，在該碳化矽襯底中，從表面至第二深度形成具有第二導電類型的第二雜質區，其中第二導電類型不同於第一導電類型，第二深度小於第一深度。在第二側壁的與第二深度等高的高度內，第二側壁相對於表面的角度為90° ±10°。注意的是，「90° ±10° 」意味著大於等於80°且小於等於100°。
根據以上的製造方法，在與第二雜質區的第二深度等高的高度內，掩模部的第二側壁相對於碳化矽襯底的表面的角度為90° ±10°，也就是說，基本是垂直的。因此，在用於形成第二雜質區的離子注入的過程中，在第二側壁附近基本上不存在由於第二側壁的傾斜而導致掩模部具有小厚度的區域。因此，可以抑制在第二側壁附近離子經由掩模部引入到碳化矽襯底中。因此，雜質區基本上不能形成在被掩模部覆蓋的部分中。因此，可以提高第二雜質區的延伸的精確度。優選地，在形成第二雜質區的步驟之後，去除掩模部。因此，可以暴露碳化矽襯底中被掩模部覆蓋的部分。另外，優選地，在去除掩模部的步驟之後，在碳化矽襯底上形成柵絕緣膜和柵電極 。因此，可以形成由於暴露於用於形成第一雜質區和第二雜質區的離子注入而導致質量沒有變化的柵絕緣膜和柵電極。優選地，在第一側壁的與第一深度等高的高度內，第一側壁相對於表面的角度為90° ±10°。因此，在用於形成第一雜質區的離子注入的過程中，在第一側壁附近基本上不存在由於第一側壁的傾斜而導致掩模部具有小厚度的區域。因此，可以抑制在第一側壁附近離子經由掩模部引入到碳化矽襯底中。因此，雜質區基本上不能形成在被掩模部覆蓋的部分中。因此，可以提高第一雜質區的延伸的精確度。優選地，在形成第二雜質區的步驟中的離子注入角不小於0°且不大於6°。即，離子基本上垂直於碳化矽襯底的表面注入。因此，與離子注入角較大的情況相比，可以進一步抑制在第二側壁附近離子經由掩模部引入到碳化矽襯底中。優選地，第二側壁包括相對於表面的角度為90° ±10°並且高度不小於0.5 iim且不大於2. 5 y m的部分。當這個高度不小於0. 5 y m時，可以進一步抑制離子經由掩模部引入到碳化矽襯底中。當這個高度不大於2. 5 時，可以使用更薄的掩模部，並且因此可以抑制由於掩模部中的應力導致碳化矽襯底發生扭曲。形成第二雜質區的步驟中的離子注入角可以不小於3°且不大於6°，並且碳化矽襯底的表面可以為六方晶體的(0-33-8)平面。當碳化矽襯底的表面是六方晶體的(0-33-8)平面時，可以提高表面上載流子的溝道遷移率。另外，當離子注入角不小於3°時，可以抑制在碳化矽襯底中注入的離子出現溝道。在形成第二雜質區的步驟中的離子注入角可以為0°，並且碳化矽襯底的表面可以相對於六方晶體的{0001}平面傾斜3°或更大的角度，以防止離子注入期間出現溝道現象。當離子注入角為0°時，可以進一步抑制第二側壁附近離子經由掩模部引入到碳化矽襯底中。優選地，掩模層由氧化矽和多晶矽中的任意一種物質製成。優選地，間隔層由氧化矽和多晶矽中的任意一種物質製成。優選地，用於蝕刻停止層的材料不同於用於掩模層的材料。進一步優選地，蝕刻停止層包括氮化矽層、多晶矽層、氧化矽層、氮氧化矽層和鈦層中的至少任意一種。進一步優選地，蝕刻停止層的厚度不小於IOnm且不大於500nm。在蝕刻停止層包括鈦層的情況下，優選地，在用作蝕刻停止層的鈦層和碳化矽襯底之間設置由氧化矽和多晶矽中的任意一種物質製成的基底層。本發明的有益效果從以上描述中清楚的是，根據本發明，可以提高雜質區延伸的精確度。


圖I是示意性示出本發明的第一實施例中的碳化矽半導體器件的構造的局部截面圖。 圖2是示意性示出圖I中的碳化矽半導體器件的製造方法中的第一個步驟的局部截面圖。圖3是示意性示出圖I中的碳化矽半導體器件的製造方法中的第二個步驟的局部截面圖。圖4是示意性示出圖I中的碳化矽半導體器件的製造方法中的第三個步驟的局部截面圖。圖5是示意性示出圖I中的碳化矽半導體器件的製造方法中的第四個步驟的局部截面圖。圖6是示意性示出圖I中的碳化矽半導體器件的製造方法中的第五個步驟的局部截面圖。圖7是示意性示出圖I中的碳化矽半導體器件的製造方法中的第六個步驟的局部截面圖。圖8是示意性示出圖I中的碳化矽半導體器件的製造方法中的第七個步驟的局部截面圖。圖9是示意性示出圖I中的碳化矽半導體器件的製造方法中的第八個步驟的局部截面圖。圖10是示意性示出圖I中的碳化矽半導體器件的製造方法中的第九個步驟的局部截面圖。圖11是示意性示出圖I中的碳化矽半導體器件的製造方法中的第十個步驟的局部截面圖。圖12是示意性示出圖I中的碳化矽半導體器件的製造方法中的第十一個步驟的局部截面圖。圖13是示意性示出圖I中的碳化矽半導體器件的製造方法中的第十二個步驟的局部截面圖。圖14是示意性示出圖I中的碳化矽半導體器件的製造方法中的第十三個步驟的局部截面圖。圖15是示意性示出圖I中的碳化矽半導體器件的製造方法中的第十四個步驟的局部截面圖。圖16是圖12的局部放大圖。圖17是示意性示出圖3中的步驟的變形形式的局部截面圖。圖18是示意性示出本發明的第二實施例中的碳化矽半導體器件的構造的局部截面圖。圖19是示意性示出本發明的第二實施例中的碳化矽半導體器件的製造方法中的第一個步驟的局部截面圖。圖20是示意性示出本發明的第二實施例中的碳化矽半導體器件的製造方法中的第二個步驟的局部截面圖。圖21是示意性示出本發明的第二實施例中的碳化矽半導體器件的製造方法中的第三個步驟的局部截面圖。圖22是示意性示出本發明的第三實施例中的碳化矽半導體器件的構造的局部截面圖。圖23是示意性示出圖22中的碳化矽半導體器件的製造方法中的第十三個步驟的局部截面圖。圖24是示意性示出圖22中的碳化矽半導體器件的製造方法中的第十四個步驟的局部截面圖。圖25是示意性示出圖22中的碳化矽半導體器件的製造方法中的第十五個步驟的局部截面圖。圖26是示意性示出圖22中的碳化矽半導體器件的製造方法中的第十六個步驟的局部截面圖。圖27是示意性示出圖22中的碳化矽半導體器件的製造方法中的第十七個步驟的局部截面圖。圖28是示意性示出圖22中的碳化矽半導體器件的製造方法中的第十八個步驟的局部截面圖。
具體實施例方式
下文中，將參照附圖描述本發明的實施例。(第一實施例)如圖I中所示，本發明中的碳化矽半導體器件是MOSFET 100，並且具體來講，它是垂直型DiMOSFET(雙注入型MOSFET )。MOSFET100具有外延襯底90、氧化膜126、源電極111、上源電極127、柵電極110和漏電極112。外延襯底90具有單晶襯底80、緩衝層121、擊穿電壓保持層122、p區123和n+區124。MOSFET 100的二維形狀(當從圖I中的上方看時的形狀)例如是邊長不小於2mm的矩形或方形。單晶襯底80和緩衝層121均具有n導電類型。單晶襯底80優選地由碳化矽構成。例如，緩衝層121中的n型導電雜質的濃度為5X1017cm_3。另外，例如，緩衝層121的厚度為 0. 5 u m。擊穿電壓保持層122形成在緩衝層121上，並且其由具有n導電類型的碳化矽構成。例如，擊穿電壓保持層122的厚度為IOiim並且n型導電雜質的濃度為5X1015cm_3。
在外延襯底90的表面SO上,具有p導電類型的多個p區123相互隔開一定距離形成。另外，在表面SO中，形成n+區124，使其位於每個p區123內部。在表面SO中，p區123具有溝道區，該溝道區位於n+區124和擊穿電壓保持層122之間並且在其間插入氧化膜126的情況下由柵電極110覆蓋。溝道區具有溝道長度CL。在表面SO上的多個p區123之間暴露的擊穿電壓保持層122上，形成氧化膜126。具體來講，氧化膜126被形成為從一個p區123中的n+區124延伸到一個p區123、暴露在兩個P區123之間的擊穿電壓保持層122、另一個p區123和另一個p區123中的n+區124。柵電極110形成在氧化膜126上。因此，氧化膜126上面形成有柵電極110的部分具有作為柵絕緣膜的功能。另外，源電極111形成在n+區124上。源電極111的一部分可以接觸P區123。上源電極127形成在源電極111上。現在，將描述製造MOSFET 100的方法。如圖2中所示，製備具有表面SO的外延襯底90 (碳化矽襯底)。具體來講，在單晶襯底80的主表面上形成緩衝層121，並且在緩衝層121上形成擊穿電壓保持層122。緩衝層121由具有n導電類型的碳化矽構成，並且其厚度例如為0. 5 y m。另外，例如，緩衝層121中的導電雜質的濃度被設置成5X1017cm_3。例如，擊穿電壓保持層122的厚度為10 y m。另夕卜，例如，擊穿電壓保持層122中的n型導電雜質的濃度被設置成5X1015cm_3。如圖3中所示，在外延襯底90的表面SO上形成蝕刻停止層50。優選地，蝕刻停止 層50的材料不同於隨後將描述的掩模層31 (圖4)的材料。優選地，蝕刻停止層50是氮化娃層或鈦層。例如，鈦層的厚度不小於50nm且不大於200nm。如圖4中所示，在蝕刻停止層50上沉積掩模層31。優選地，掩模層31由氧化矽和多晶矽中的任意一種物質製成。如圖5中所示，在掩模層31上形成光致抗蝕劑圖案40。如圖6中所示，通過使用光致抗蝕劑圖案40作為掩模進行各向異性蝕刻E1，將掩模層31圖案化。去除剩餘的光致抗蝕劑圖案40。如圖7中所示，作為以上蝕刻的結果，在掩模層31中形成被側壁SI (第一側壁)圍繞的開口 Pl (第一開口)。如圖8中所示，作為經由開口 Pl的離子注入Jl的結果,在外延襯底90中從表面SO到深度Dl (第一深度)形成具有P型(第一導電類型)的P區123 (第一雜質區)。如圖9中所示，此後，通過在上面設置有掩模層31的蝕刻停止層50上沉積間隔層32，形成具有掩模層31和間隔層32的掩模部30。間隔層32覆蓋開口 Pl中的側壁SI和蝕刻停止層50。優選地，間隔層32由氧化矽和多晶矽中的任意一種物質製成。如圖10中所示，通過各向異性蝕刻E2，將開口 Pl中的間隔層32圖案化。如圖11中所示，由此在掩模部30中形成被側壁S2 (第二側壁)圍繞的開口 P2 (第二開口)。如圖12中所示，作為經由開口 P2的離子注入J2的結果，在外延襯底90中從表面SO到深度D2 (第二深度)形成具有n型(第二導電類型)的n+區124 (第二雜質區)，深度D2小於深度D I。如圖16中所示，更詳細地，側壁S2 (圖11)在高度HT內的整個部分S2L相對於表面SO的角度AW為90° ±10°且優選地為90° ±5°。高度HT等於或大於深度D2。如上所述，側壁S2包括相對於表面SO的角度AW為90° ±10°的部分。優選地，這個部分的高度不小於0. 5 i! m且不大於2. 5 i! m。另外，在側壁S2包括相對於表面SO的角度AW為90° ±5°的部分的情況下，優選地，這個部分的高度不小於0. 5 ii m且不大於2. 5 ii m。優選地，在側壁SI (圖7)的與深度Dl (圖8)等高的高度內，側壁SI相對於表面SO的角度為90° ±10°並且優選地為90° ±5°。優選地，如圖16中所示，離子注入J2 (圖12)期間的離子束的行進方向IL和表面SO的法向NL之間的角度，S卩，離子注入角度Al不小於0°且不大於6°。在形成n+區124的步驟中的離子注入角度Al可以不小於3°且不大於6°，並且外延襯底90的表面SO可以是六方晶體的(0-33-8)平面。另外，在形成n+區124的步驟中的離子注入角度Al可以為O。，並且外延襯底90的表面SO可以從六方晶體的{0001}平面傾斜不小於3°且不大於6°的角度，以防止離子注入期間的溝道現象。如圖13中進一步示出的，此後，去除掩模部30和蝕刻停止層50。另外，執行活化退火處理。例如，在氬氣氣氛中，在1700°C的加熱溫度下，執行退火30分鐘。如圖14中所示，在外延襯底90上形成起到柵絕緣膜作用的氧化膜126。具體來講，氧化膜126被形成為覆蓋擊穿電壓保持層122、p區123和n+區124。可以通過幹法氧化(熱氧化)執行形成的步驟。例如，幹法氧化中的條件是加熱溫度為1200°C並且加熱時間段為30分鐘。此後，執行氮化退火步驟。具體來講，在一氧化氮(NO)氣氛中執行退火處理。例如，這個處理中的條件是加熱溫度為1100°c並且加熱時間段為120分鐘。因此，在擊穿電壓保持層122、p區123和n+區124中的每個與氧化膜126之間的界面附件引入氮原子。注意的是，在使用一氧化氮進行這個退火步驟之後，可以使用作為惰性氣體的氬(Ar)氣進一步執行退火處理。例如，這個處理中的條件是加熱溫度為1100°C並且加熱時間段為60分鐘。如圖15中所示，如下形成源電極111。用光刻法，在氧化膜126上形成具有圖案的抗蝕劑膜。使用這個抗蝕劑膜作為掩模，蝕刻掉氧化膜126位於n+區124上的部分。因此，在氧化膜126中形成開口。然後，在這個開口中形成導體膜，使導體膜接觸n+區124。然後，通過去除抗蝕劑膜，去除(剝離)上述導體膜中已位於抗蝕劑膜上的部分。這個導體膜可以是金屬膜，並且例如由鎳(Ni)構成。作為這個剝離步驟的結果，形成源電極111。注意的是，在此優選執行熱處理，以便進行合金化。例如，在作為惰性氣體的氬(Ar)氣的氣氛中，在950°C的加熱溫度下執行熱處理2分鐘。再參照圖1，在源電極111上形成上源電極127。另外，在氧化膜126上形成柵電極110。此外，在單晶襯底80的後表面(附圖中的下表面)上形成漏電極112。如上所述得到MOSFET 100 (圖I)。根據本實施例，如圖16中所示，在側壁S2(圖11)的與n+區124的深度D2等高的高度HT內，掩模部30的側壁S2相對於外延襯底90的表面SO的角度AW為90° ±10°。因此，在用於形成n+區124的離子注入期間，在側壁S2附近，基本上不存在由於側壁S2的傾斜而導致掩模部30具有小厚度的區域。因此，可以抑制在側壁S2附近離子經由掩模部30引入到外延襯底90中。因此，n+區124基本上不能形成在被掩模部30覆蓋的部分中。因此，可以提高n+區124延伸的精確度。具體來講，可以提高溝道長度CL (圖I)中的精確度。優選地，在形成n+區124之後，去除掩模部30。因此，可以暴露外延襯底90已被掩模部30覆蓋的部分。另外，優選地，在去除掩模部30之後，在外延襯底90上形成氧化膜126 (柵絕緣膜)和柵電極110。因此，可以形成由於暴露於用於形成p區123和n+區124的離子注入而導致質量沒有變化的柵絕緣膜和柵電極。優選地，在側壁SI (圖7)的與深度Dl等高的高度內，側壁S I相對於表面SO的、角度為90° ±10°。因此，在用於形成p區123的離子注入期間，在側壁SI附近，基本上不存在由於側壁SI的傾斜而導致掩模部30具有小厚度的區域。因此，可以抑制在側壁SI附近離子經由掩模部30引入到外延襯底90中。因此，p區123基本上不能形成在被掩模部30覆蓋的部分中。因此，可以提高p區123延伸的精確度。優選地，如圖16中所示，在形成n+區124的步驟中的離子注入角Al不小於0°且不大於6°。因此，與離子注入角較大的情況相比，可以進一步抑制在側壁S2 (圖11)附近離子經由掩模部30引入到外延襯底90中。優選地，如圖16中所示，側壁S2 (圖11)包括相對於外延襯底90的表面SO的角度AW為90° ±10°的部分，並且 這個部分的高度不小於0.5 iim且不大於2.5 iim。當這個高度不小於0. 5 y m時，可以進一步抑制離子經由掩模部30引入到外延襯底90中。當這個高度不大於2. 5 ii m時,可以抑制由於掩模部30中的應力導致碳化娃襯底發生扭曲。在形成n+區124的步驟中的離子注入角Al(圖16)可以不小於3°且不大於6°，並且外延襯底90的表面SO可以是六方晶體的(0-33-8)平面。當外延襯底90的表面SO是六方晶體的(0-33-8)平面時，可以提高表面SO上載流子的溝道遷移率。另外，當離子注入角Al不小於3°時，可以抑制在外延襯底90中注入的離子出現溝道。在形成n+區124的步驟中的離子注入角Al (圖16)可以為0°，並且外延襯底90的表面SO可以相對於六方晶體的{0001}平面傾斜3°或更大，以防止離子注入期間出現溝道現象。當離子注入角Al為0°時，可以進一步抑制在側壁S2附近離子經由掩模部30引入到外延襯底90中。作為圖3中步驟的變形形式，可以在用作蝕刻停止層50的鈦層和外延襯底90之間設置由氧化矽和多晶矽中的任意一種物質製成的基底層51 (圖17)。基底層51可以防止外延襯底90受到鈦層，也就是金屬層的汙染。儘管在本實施例中氮化矽層或鈦層作為蝕刻停止層的示例，但蝕刻停止層的構造不限於此。蝕刻停止層可以例如是氮化矽層、多晶矽層、氧化矽層、氮氧化矽層和鈦層中的任意一種，或者是由至少包括這些層中的任一層的堆疊製成的層，或由包括這些層中的兩層或更多層的堆疊製成的層。蝕刻停止層的厚度的下限優選為10nm，更優選為30nm並且進一步優選為50nm。同時，蝕刻停止層的厚度的上限優選為500nm，更優選為400nm並且進一步優選為300nm。(第二實施例)如圖18中所示，本實施例中的碳化矽半導體器件是MOSFET 200，並且具體來講，是垂直型DiMOSFET。MOSFET 200具有替代n+區124 (圖I)的n+區124a和n+區124b。n+區124a和n+區124b布置在表面SO中，彼此隔開一定距離。n+區124a和n+區124b之間的P區123達到表面SO並且接觸源電極111。現在，將描述製造MOSFET 200的方法。注意的是，在本實施例中還類似地執行直到第一實施例中的製造方法中的圖9中的步驟的處理。如圖19中所示，在開口 Pl中，在間隔層32上形成光致抗蝕劑圖案41，使其布置成與側壁SI隔開一定距離。如圖20中所示，使用光致抗蝕劑圖案41作為掩模，通過各向異性蝕刻E2將開口Pl中的間隔層32圖案化。去除剩餘的光致抗蝕劑圖案41。
如圖21中所示，由於經由開口 P2中已去除了間隔層32的部分的離子注入J2，導致形成具有n型(第二導電類型)的n+區(第二雜質區)124a和124b。注意的是，n+區124a和n+區124b的深度均等於n+區124 (圖16)的深度，並且在本實施例中，同樣地，在離子注A J2期間，側壁S2具有如第一實施例中的部分S2L (圖16)。因為除了以上之外的構造與上述第一實施例中的基本相同，所以相同或對應的元件被分配相同的附圖標記，並且將不再重複對其的描述。根據本實施例，如圖18中所示，n+區124a和n+區124b之間的p區123到達表面SO並且接觸源電極111。根據這種構造，p區123的電勢得以穩定。另外，獨立於將掩模層31圖案化(圖6)，形成用於隔離n+區124a和n+區124b的掩模。因此，將掩模層31圖案化的難度沒有變高。(第三實施例)如圖22中所示，本實施例中的MOSFET 300中的外延襯底90具有p+區125 (第三雜質區)。P+區125將表面SO和p區123彼此連接。另外，p+區125的雜質濃度高於p區123的雜質濃度。優選地，p+區125被形成為穿過n+區124到達p區123。在n+區124和P+區125上形成源電極111。如在第一實施例中一樣，在表面SO中，p區123形成具有溝道長度CL的溝道區。溝道長度CL優選地不小於0. I u m且不大於I. 5 u m。現在，將描述製造MOSFET 300的方法。因為製造方法的前面部分與第一實施例中的第一個步驟至第十二個步驟(圖2至圖13)基本上相同，所以將不再提供對其的描述。如圖23中所示，在表面SO上形成蝕刻停止層50a。蝕刻停止層50a以類似於上述蝕刻停止層50的方式形成。然後，在蝕刻停止層50a上形成掩模層31a。掩模層31a可以以類似於上述掩模層31的方式形成。如圖24中所示，在掩模層31a中形成開口。從二維視圖(從圖24中上方的視場)上看，這個開口暴露蝕刻停止層50a的一部分。蝕刻停止層50a通過這個開口暴露的部分被沒有通過這個開口暴露的部分圍繞。然後，經由這個開口執行注入到外延襯底90中的離子注入J3。如圖25中所示，作為以上離子注入的結果，在外延襯底90中形成P+區125。如圖26中所示，此後，去除掩模層31a和蝕刻停止層50a。另外，執行活化退火處理。例如，在氬氣的氣氛中，在1700°C的加熱溫度下，執行退火30分鐘。注意的是，通過執行這個退火步驟，可以省略圖13中的步驟中的退火。如圖27和圖28中的每個所示,執行與圖14和圖15中的步驟基本相同的步驟。如上所述得到MOSFET 300 (圖22)。根據本實施例，當P區123通過P+區125連接到源電極111時,P區123的電勢得 以穩定。儘管在本實施例中的製造方法的前面部分中，執行與第一實施例中的圖2至圖13中的步驟基本相同的步驟，但替代地可以執行與第二實施例中的圖19至圖21中的步驟基本相同的步驟。在這種情況下，可以在n+區124a和n+區124b (圖21)之間形成p+區125。在以上的各實施例中，p型和n型可以互換。另外，在以上的各實施例中，儘管採用外延襯底90作為碳化矽襯底，但替代地可以採用碳化矽單晶襯底。
應該理解，本文公開的這些實施例在每個方面都是示例性的並非限制性的。本發明的範圍受權利要求書的各項限定，而非受以上描述限定，並且旨在包括落入與權利要求書的各項等價的範圍和含義內的任何修改形式。附圖標記列表30掩模部;31、31a掩模層；32間隔層;40、41光致抗蝕劑圖案；50、50a蝕刻停止層；51基底層；80單晶襯底；90外延襯底(碳化矽襯底)；100、200、300M0SFET (碳化矽半導體器件)；110柵電極；111源電極；112漏電極；121緩衝層；122擊穿電壓保持層；123p區(第一雜質區)；124、124a、124b n+區(第二雜質區)；125p+區；126氧化膜；127上源電極； Aff角度；P1開口(第一開口);P2開口(第二開口);S0表面；S I側壁(第一側壁);和S2側壁(第二側壁)。
權利要求
1.一種製造碳化矽半導體器件的方法，所述方法包括以下各步驟 製備具有表面(SO)的碳化矽襯底(90)； 在所述碳化矽襯底的所述表面上，形成蝕刻停止層(50); 在所述蝕刻停止層上，沉積掩模層(31)； 在所述掩模層中，形成由第一側壁(SI)圍繞的第一開口(Pl)； 通過經由所述第一開口進行離子注入，在所述碳化矽襯底中，從所述表面至第一深度(Dl)形成具有第一導電類型的第一雜質區(123); 在所述的形成第一雜質區的步驟之後，通過在上面已設置有所述掩模層的所述蝕刻停止層上沉積間隔層(32)，來形成具有所述掩模層和所述間隔層的掩模部(30)，所述間隔層覆蓋所述第一開口中的所述第一側壁和所述蝕刻停止層； 通過對所述第一開口中的所述間隔層進行各向異性蝕刻，在所述掩模部中形成由第二側壁(S2)圍繞的第二開口(P2);以及 通過經由所述第二開口進行離子注入，在所述碳化矽襯底中，從所述表面至第二深度(D2)形成具有第二導電類型的第二雜質區(124)，其中，所述第二導電類型不同於所述第一導電類型，所述第二深度小於所述第一深度，並且在所述第二側壁的與所述第二深度等高的高度內，所述第二側壁相對於所述表面的角度(AW)為90° ±10°。
2.根據權利要求I所述的製造碳化矽半導體器件的方法，還包括在所述的形成第二雜質區的步驟之後去除所述掩模部的步驟。
3.根據權利要求2所述的製造碳化矽半導體器件的方法，還包括在所述的去除所述掩模部的步驟之後在所述碳化矽襯底上形成柵絕緣膜和柵電極的步驟。
4.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 在所述第一側壁的與所述第一深度等高的高度內，所述第一側壁相對於所述表面的角度為 90。±10。。
5.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 在所述的形成第二雜質區的步驟中的離子注入角(Al)不小於0°且不大於6°。
6.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 所述第二側壁包括相對於所述表面的角度為90° ±10°並且高度不小於0.5 μ m且不大於2. 5 μ m的部分。
7.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 在所述的形成第二雜質區的步驟中的離子注入角不小於3°且不大於6°，並且 所述碳化矽襯底的表面為六方晶體的(0-33-8)平面。
8.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 在所述的形成第二雜質區的步驟中的離子注入角為0°，並且 所述碳化矽襯底的表面相對於六方晶體的10001}平面傾斜3°或更大的角度，以防止離子注入期間出現溝道現象。
9.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 所述掩模層由氧化娃和多晶娃中的任意一種物質製成。
10.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 所述間隔層由氧化矽和多晶矽中的任意一種物質製成。
11.根據權利要求I所述的製造碳化矽半導體器件的方法，其中， 用於所述蝕刻停止層的材料不同於用於所述掩模層的材料。
12.根據權利要求11所述的製造碳化矽半導體器件的方法，其中， 所述蝕刻停止層包括氮化矽層、多晶矽層、氧化矽層、氮氧化矽層和鈦層中的至少任意一種。
13.根據權利要求12所述的製造碳化矽半導體器件的方法，其中， 所述蝕刻停止層的厚度不小於IOnm且不大於500nm。
14.根據權利要求11所述的製造碳化矽半導體器件的方法，其中， 所述蝕刻停止層包括鈦層，並且 在所述蝕刻停止層和所述碳化矽襯底之間進一步設置有由氧化矽和多晶矽中的任意一種物質製成的基底層(51)。
15.根據權利要求I所述的製造碳化矽半導體器件的方法，還包括在所述碳化矽襯底中形成將所述表面和所述第一雜質區彼此連接的第三雜質區(125)的步驟，其中， 所述第三雜質區具有所述第一導電類型，並且所述第三雜質區的雜質濃度高於所述第一雜質區的雜質濃度。
全文摘要
通過經由掩模層(31)中形成的第一開口進行離子注入，形成第一雜質區(123)。通過在上面已設置掩模層(31)的蝕刻停止層上沉積間隔層(32)，形成具有掩模層(31)和間隔層(32)的掩模部(30)。通過對間隔層(32)進行各向異性蝕刻，在掩模部(30)中形成由第二側壁圍繞的第二開口(P2)。通過經由第二開口(P2)進行離子注入，形成第二雜質區(124)。在第二側壁的與第二深度(D2)等高的高度(HT)內，第二側壁相對於表面(SO)的角度(AW)為90°±10°。因此，可以提高雜質區延伸的精確度。
文檔編號H01L29/12GK102668049SQ201180005068
公開日2012年9月12日 申請日期2011年8月9日 優先權日2010年12月22日
發明者大井直樹, 鹽見弘 申請人:住友電氣工業株式會社