一種用於高壓集成電路的脈衝發生電路及其方法
2023-06-13 18:13:06 1
專利名稱：一種用於高壓集成電路的脈衝發生電路及其方法
技術領域：
本發明涉及高壓集成電路(HVIC)，尤其涉及高壓集成電路中的信號從低壓模塊轉 移到高壓模塊時所需的脈衝發生電路。
背景技術：
高壓集成電路是一種帶有欠壓保護、邏輯控制等功能的柵極驅動電路，它將電 力電子與半導體技術結合，逐漸取代傳統的分立元件，越來越多地被應用在IGBT、大功率 MOSFET的驅動領域。高壓集成電路的核心部分是通過控制高壓DMOS的通斷實現的電平轉 換電路，該電路的功能是在同一晶圓上將對地0 15V的信號轉換成對地600V 615V的信號。如圖1所示，電平轉換電路的高壓側供電電源的負端VS會對GND在OV 600V之 間變化，此時正端VB會相應地對GND在15V 615V變化，即對VS保持15V基本不變；通常 不能直接用輸入信號來控制高壓DMOS的通斷，而要通過脈衝發生器產生脈衝信號來控制， 因為當VS的電壓較高時，如果高壓DMOS在輸入信號的整個高電平時間內都導通，會造成功 耗過大，一方面是供電條件不允許，另一方面也很可能造成電路過熱燒毀。目前應用於高壓集成電路的脈衝發生電路包括上升沿脈衝發生電路和下降沿脈 衝發生電路，如圖1所示，為了方便說明脈衝發生電路的工作原理，圖1中還包含了後續的 電平轉換電路所述上升沿脈衝發生電路101由低壓側電源供電，所述低壓側電源的正端為VCC、 負端為GND，輸入信號VIN連接非門104的輸入，所述非門104的輸出端接PMOS管106、NM0S 管105的柵極、非門108的輸入端；所述PMOS管106的襯底與源極相連並接到VCC，所述 NMOS管105的襯底與源極相連並接到GND，PMOS管106與NMOS管105的漏極相連並接到 電容107的一端和非門109的輸入端；所述電容107的另一端與GND相連，所述非門108的 輸出端、非門109的輸出端分別連接與非門110的兩輸入端；所述與非門110的輸出端同非 門111的輸入端相連；所述下降沿脈衝發生電路102由低壓側電源供電，輸入信號VIN經過所述非門 104、非門108後進入PMOS管114、NM0S管113的柵極、非門118的輸入端；所述PMOS管114 的襯底與源極相連並接到VCC，所述NMOS管113的襯底與源極相連並接到GND，PMOS管114 與NMOS管113的漏極相連並接到電容115的一端和非門116的輸入端；所述電容115的另 一端與GND相連，所述非門118的輸出端、非門116的輸出端分別連接與非門117的兩輸入 端；所述與非門117的輸出端同非門119的輸入端相連。所述電平轉換電路由高壓DMOS管112、高壓DMOS管120和高壓區電路103組成； 所述非門111的輸出端與所述高壓DMOS管112的柵極相連，高壓DMOS管112的襯底和源 極相連接GND、漏極進入高壓區103 ；所述非門119的輸出端與所述高壓DMOS管120的柵極 相連，高壓DMOS管120的襯底和源極相連接GND、漏極進入高壓區103 ；所述高壓區103由 高壓電源供電，所述高壓電源的正端為VB、負端為VS ；電阻121的一端與所述高壓DMOS管112的漏極、二極體122的陰極、非門123的輸入端相連；所述電阻121的另一端與VB相連， 所述二極體122的陽極與VS相連，所述非門123的輸出記為0N_0UT ；電阻124的一端與所 述高壓DMOS管120的漏極、二極體125的陰極、非門126的輸入端相連；所述電阻124的另 一端與VB相連，所述二極體125的陽極與VS相連，所述非門126的輸出記為0FF_0UT。圖1所示的脈衝發生電路及其後續電平轉換電路的工作方式為(1)當VIN開始變為高電平，上升沿到來，經過所述非門104的輸出端產生迅速下 降的下降沿；①這時所述PMOS管106導通而所述NMOS管105截止，由於電容107的存在，可在 V202得到相對緩慢的上升沿，可在V204得到下降沿滯後於VIN的上升沿數百納秒的低電 平，記這段時間為PLUSE_0N;而所述V201迅速下降的下降沿也同時進入所述非門108，並在 V203處得到幾乎與VIN同步的高電平；V203和V204的信號經過所述與非門110後的輸出 V205，會在PLUSE_0N時間內產生低電平，其餘時間為高電平；V205的信號經過所述非門111 後，得到持續時間為PLUSE_0N的高電平脈衝，使所述高壓DMOS管112在PLUSE_0N時間內 導通，從而在V207產生相對於高壓側電源的低電平脈衝，經過所述非門123後，就在0N_0UT 產生相對於高壓側電源的高電平脈衝。②V203處得到幾乎與VIN同步的高電平使所述PMOS管114截止而所述NMOS管 113導通，雖然有電容115的存在，仍可在V109得到迅速的下降沿，可在V210得到上升沿 幾乎和VIN的上升沿同步的高電平；而所述V203迅速上升的上升沿也同時進入所述非門 118，並在V208處得到幾乎與VIN同步的低電平；V210和V208的信號經過所述與非門117 後，在V211得到的是持續的高電平，再經過所述非門119，在V212得到持續的低電平，從而 使所述高壓DMOS管120在VIN的上升沿以及高電平的持續時間內都保持截止狀態，V213持 續為相對於高壓側電源的高電平，經過所述非門126後，0FF_0UT的輸出為相對於高壓側電 源的持續低電平。(2)當VIN開始變為低電平，下升沿到來，經過所述非門104，V201產生迅速上升 的上升沿；①這時所述PMOS管106截止而所述NMOS管105導通，雖然有電容107的存在，仍 可在V202得到迅速的下降沿，可在V204得到上升沿幾乎和VIN的下降沿同步的高電平；而 所述V201迅速上升的上升沿也同時進入所述非門108，並在V203處得到幾乎與VIN同步的 低電平；V203和V204的信號經過所述與非門110後，在V205得到的是持續的高電平，再經 過所述非門111，在V206得到持續的低電平，從而使所述高壓DMOS管112在VIN的下降沿 以及低電平的持續時間內都保持截止狀態，V207持續為相對於高壓側電源的高電平，經過 所述非門123後，0N_0UT的輸出為相對於高壓側電源的持續低電平。②V203處得到幾乎與VIN同步的低電平使所述PMOS管114導通而所述NMOS管 113截止，由於電容115的存在，可在V209得到相對緩慢的上升沿，可在V210得到下降沿滯 後於VIN的下降沿數百納秒的低電平，記這段時間為PLUSE_0FF ；而所述V203迅速下降的 下降沿也同時進入所述非門118，並在V208處得到幾乎與VIN同步的高電平；V208和V209 的信號經過所述與非門117後的輸出V211，會在PLUSE_0FF時間內產生低電平，其餘時間為 高電平；V211的信號經過所述非門119後，得到持續時間為PLUSE_0FF的高電平脈衝，使所 述高壓DMOS管120在PLUSE_0FF時間內導通，從而在V213產生相對於高壓側電源的低電平脈衝，經過所述非門126後，就在0FF_0UT產生相對於高壓側電源的高電平脈衝。所描述的信號從VIN傳送到0N_0UT的波形變化如圖2所示，信號從VIN傳送到 0FF_0UT的波形變化如圖3所示。從上面的分析可見，目前流行的脈衝發生電路起作用的關鍵是脈衝到達高壓DMOS 的柵極時，能夠使高壓DMOS導通並在高壓島內的非門輸入端產生相對於高壓側電源的低 電平。對於VS在對GND在OV 600V變化的場合，是可以做到這一點的。但我們在應用過 程中發現，在某些場合，當VIN的上升沿到來的時候，VS的值不在OV以上，而會從一個小於 0(最小可達-25V左右)的值逐漸上升。這時就可能出現雖然脈衝已經到達高壓DMOS管， 高壓DMOS也已經導通，但是高壓島內的非門輸入端無法得到低電平的情況。圖4和圖5描述了上述情況。VBS保持在15V，VS與GND(即高壓DMOS的SOURCE) 的壓差VSG有可能大於0，也有可能小於0。圖4表示的是當VSG彡0時的情況高壓DMOS的柵極GATE (V206)產生高電平脈衝信號時(通常為15V)，高壓DMOS的 漏極DRAIN(V207)電壓從VB下降VTH，只要使得VTH低於後續非門123的低電平閾值(該 閾值一般設計為低於VB與VS的中間值)，即可將高壓DMOS的柵極脈衝信號V206傳進高壓 區內。圖5表示的是VSG < 0時的情況高壓DMOS的柵極GATE (V206)產生高電平脈衝時，高壓DMOS的漏極DRAIN(V207) 電壓從VB下降VTH，但如圖5所示，此時的VTH最低也不能低於VB與SOURCE (GND)的電壓 差，當VS低於某臨界值VMIN時，VTH就很可能達不到後續非門123的低電平閾值，導致高 壓DMOS的柵極脈衝信號V206無法傳進高壓區內。
發明內容
本發明旨在解決現有技術的不足，提供一種用於高壓集成電路的脈衝發生電路， 該電路可以確保在高壓集成電路的高壓側電源負端VS小於零的場合，低壓區信號也能夠 傳送至高壓區，從而提高高壓集成電路的可靠性。用於高壓集成電路的脈衝發生電路，包括上升沿脈衝發生電路、上升沿VS電壓檢 測電路、下降沿脈衝發生電路、電平轉換電路輸入信號VIN連接非門4的輸入，所述非門的 輸出連接上升沿脈衝發生電路；所述上升沿脈衝發生電路由低壓側電源進行供電，所述低 壓側電源的正端為VCC、負端為GND，上升沿脈衝發生電路的輸出端一連接下降沿脈衝發生 電路，上升沿脈衝發生電路的輸出端二連接上升沿VS電壓檢測電路；所述上升沿VS電壓檢 測電路由低壓側電源進行供電，並且與高壓側電源的負端VS相連，上升沿VS電壓檢測電路 的輸出端連接電平轉換電路；所述下降沿脈衝發生電路由低壓側電源進行供電，其輸出端 連接電平轉換電路。其中所述上升沿脈衝發生電路在輸入信號VIN的上升沿產生一個脈衝PLUSE_0N ；所述上升沿VS電壓檢測電路當VS的電壓低於VMIN時，所述上升沿VS電壓檢測 電路每經過TPL時間間隔，就會向後續電平轉換電路傳送與PLUSE_0N脈衝寬度相同的新脈 衝信號，直到VS高於某臨界值VMIN ；當VS的電壓高於VMIN時，所述上升沿VS電壓檢測電路對後續電平轉換電路的工作不產生影響；所述VMIN是一個臨界值，VMIN可以通過以下公式確定VMIN = VINV-VBS+0. 5其中，VINV為非門723和非門726的低電平閾值電壓，VBS是高壓側電源正端VB 與負端VS的電壓差。VMIN通常是一個負值。所述下降沿脈衝發生電路602在輸入信號VIN的下升沿產生一個脈衝PLUSE_ OFF ；一般來說，所述輸入信號VIN的寬度為10μS量級，而產生的脈衝PLUSE_0N和 PLUSE_0FF的寬度為IOOns量級；所述電平轉換電路將低壓區的信號傳向高壓區。本發明提出的用於高壓集成電路的脈衝發生電路可以確保在高壓集成電路的高 壓側電源負端VS小於零的場合，低壓區信號也能夠傳送至高壓區，從而提高高壓集成電路 的可靠性。
圖1傳統的脈衝發生電路圖2傳統的脈衝發生電路信號從VIN傳送到0N_0UT的波形變化圖2傳統的脈衝發生路信號從VIN傳送到0FFN_0UT的波形變化圖4傳統的脈衝發生電路中，VSG彡0時的情況圖5傳統的脈衝發生電路中，VSG < 0時的情況圖6本發明的新型脈衝發生電路圖7本發明的新型脈衝發生電路具體實施例圖8本發明的新型脈衝發生路信號從VIN傳送到高壓區的波形變化
具體實施例以下結合附圖7對本發明內容進一步說明。附圖7是附圖6的具體實施例中的一種。用於高壓集成電路的脈衝發生電路，包括上升沿脈衝發生電路601、上升沿VS檢 測電路600，下降沿脈衝發生電路602、電平轉換電路604 所述上升沿脈衝發生電路601由低壓側電源供電，所述低壓側電源的正端為VCC、 負端為GND，輸入信號VIN連接非門704的輸入，所述非門704的輸出端接PMOS管706、NM0S 管705的柵極、非門708的輸入端；所述PMOS管706的襯底與源極相連並接到VCC，所述 NMOS管705的襯底與源極相連並接到GND，PMOS管706與NMOS管705的漏極相連並接到 電容707的一端和非門709的輸入端；所述電容707的另一端與GND相連，所述非門708的 輸出端、非門709的輸出端分別連接與非門710的兩輸入端；所述與非門710的輸出端同非 門711的輸入端相連；所述下降沿脈衝發生電路)602由低壓側電源供電，輸入信號VIN經過所述非門 704、非門708後進入PMOS管714,NMOS管713的柵極、非門718的輸入端；所述PMOS管714 的襯底與源極相連並接到VCC，所述NMOS管113的襯底與源極相連並接到GND，PM0S管714與NMOS管713的漏極相連並接到電容715的一端和非門716的輸入端；所述電容715的另 一端與GND相連，所述非門718的輸出端、非門716的輸出端分別連接與非門717的兩輸入 端；所述與非門717的輸出端同非門719的輸入端相連。所述上升沿VS檢測電路600由低壓電源供電，所述非門711的輸出端同時連接或 非門727和或非門729的一端，所述或非門727和所述或非門729的另一端同時連接延時 電路734的輸出端；所述或非門727的輸出端和非門728的輸入端相連；所述或非門729的 輸出端和非門730的輸入端相連，所述非門730的輸出端與高壓DMOS 731的柵極相連，所 述高壓DM0S731的襯底接地，源極接到電阻732的一端和電壓比較器733的負端，所述電阻 732的另一端與所述電壓比較器733的正端相連並接到VMIN ；電壓比較器733的輸出端接 到所述延時電路734的輸入端；所述電平轉換電路由高壓DMOS管712、高壓DMOS管720和高壓區電路703組成； 所述非門728的輸出端與所述高壓DMOS管712的柵極相連，高壓DMOS管712的襯底和源 極相連接GND、漏極進入高壓區603 ；所述非門719的輸出端與所述高壓DMOS管720的柵極 相連，高壓DMOS管720的襯底和源極相連接GND、漏極進入高壓區603 ；所述高壓區603由 高壓電源供電，所述高壓電源的正端為VB、負端為VS ；電阻721的一端與所述高壓DMOS管 712的漏極、二極體722的陰極、非門723的輸入端相連；所述電阻721的另一端與VB相連， 所述二極體722的陽極與VS相連，所述非門723的輸出記為0N_0UT ；電阻724的一端與所 述高壓DMOS管720的柵極、二極體725的陰極、非門726的輸入端相連；所述電阻724的另 一端與VB相連，所述二極體725的陽極與VS相連，所述非門726的輸出記為0FF_0UT。關於上升沿、下降沿脈衝發生電路和電平轉換電路的工作原理在背景技術中已經 闡述，本處重點說明上升VS電壓檢測電路的工作原理當上升沿脈衝發生電路602產生高脈衝信號PLUSE_0N(即V814有一個高脈衝)， 設計或非門727和或非門729尺寸一致，則無論V716點的電壓如何，都可使或非門727和 或非門729的輸出同時產生低脈衝，設計非門728和非門730尺寸一致，可使非門728和非 門730的輸出同時產生高脈衝，從而使高壓DMOS管712和高壓DMOS管731導通情況1、當VS的電壓高於VMIN時高壓DMOS管712的導通使低壓區的脈衝信號 傳到高壓區(這一點前面已經說明)；此時上升沿VS檢測電路的存在對後續電平轉換電路 不產生影響，原理如下高壓DMOS管731的導通使電流從VS流向VMIN，從而使電壓比較器 733負端的電壓高於正端，電壓比較器733的輸出為低電平，經過延時電路734延時TPL時 間後，在延時電路734的輸出端輸出低電平，由於V814在高脈衝過後也為低電平，所以或非 門727和或非門729的輸出同時為高電平、非門728和非門730的輸出同時為低電平；高壓 DMOS管712和高壓DMOS管731保持截至。情況2、當VS的電壓低於VMIN時高壓DMOS管712導通後在V807處產生的壓降 VTHl不能使低壓區的脈衝信號傳到高壓區(這一點前面已經說明)，由於上升沿VS檢測電 路的存在，只要VS低於VMIN，則每經過TPL時間，就會產生新的高脈衝信號PLUSE_0N，直到 VS高於VMIN，原理如下高壓DMOS管731的導通使電流從VMIN流向VS，從而使電壓比較 器733正端的電壓高於負端，電壓比較器733的輸出為高電平，經過延時電路734延時TPL 後，在延時電路的輸出端輸出高電平，所以或非門727和或非門729的輸出同時為低電平、 非門728和非門730的輸出同時為高電平；高壓DMOS管714和高壓DMOS管731經過TPL後再次導通，在V807處產生的壓降VTH2，如果此時的VS已經上升到VMIN以上，則低壓區的 脈衝信號可以傳到高壓區，而上升沿VS檢測電路則進入所述情況1的工作過程，圖8的波 形描述了這個過程。
權利要求
用於高壓集成電路的脈衝發生電路，其特徵在於包括上升沿脈衝發生電路、上升沿VS電壓檢測電路、下降沿脈衝發生電路、電平轉換電路輸入信號VIN連接非門的輸入，所述非門的輸出連接上升沿脈衝發生電路；所述上升沿脈衝發生電路由低壓側電源進行供電，所述低壓側電源的正端為VCC、負端為GND，上升沿脈衝發生電路的輸出端一連接下降沿脈衝發生電路，上升沿脈衝發生電路的輸出端二連接上升沿VS電壓檢測電路；所述上升沿VS電壓檢測電路由低壓側電源進行供電，並且與高壓側電源的負端VS相連，上升沿VS電壓檢測電路的輸出端連接電平轉換電路；所述下降沿脈衝發生電路由低壓側電源進行供電，其輸出端連接電平轉換電路。
2.如權利要求1所述脈衝發生電路，其特徵在於所述上升沿脈衝發生電路在輸入信號VIN的上升沿產生一個脈衝PLUSE_0N ； 所述上升沿VS電壓檢測電路當VS的電壓低於VMIN時，所述上升沿VS電壓檢測電路 每經過TPL時間間隔，就會向後續電平轉換電路傳送與PLUSE_0N脈衝寬度相同的新脈衝信 號，直到VS高於某臨界值VMIN ；當VS的電壓高於VMIN時，所述上升沿VS電壓檢測電路對 後續電平轉換電路的工作不產生影響；所述下降沿脈衝發生電路在輸入信號VIN的下升沿產生一個脈衝PLUSE_0FF ； 所述電平轉換電路將低壓區的信號傳向高壓區。
全文摘要
用於高壓集成電路的脈衝發生電路，包括上升沿脈衝發生電路、上升沿VS電壓檢測電路、下降沿脈衝發生電路、電平轉換電路輸入信號VIN連接非門的輸入，非門輸出連接上升沿脈衝發生電路；上升沿脈衝發生電路由低壓側電源進行供電，上升沿脈衝發生電路輸出端一連接下降沿脈衝發生電路，上升沿脈衝發生電路輸出端二連接上升沿VS電壓檢測電路；上升沿VS電壓檢測電路由低壓側電源進行供電，並且與高壓側電源負端相連，上升沿VS電壓檢測電路輸出端連接電平轉換電路；下降沿脈衝發生電路由低壓側電源進行供電，其輸出端連接電平轉換電路。該脈衝發生電路可以確保在高壓集成電路的高壓側電源負端小於零的場合，低壓區信號也能夠傳送至高壓區。
文檔編號H03K19/0175GK101969304SQ20101027728
公開日2011年2月9日 申請日期2010年9月9日 優先權日2010年9月9日
發明者馮宇翔, 吳美飛 申請人:杭州士蘭微電子股份有限公司