一種製造高壓nmos管的方法
2023-06-13 01:00:41
專利名稱：一種製造高壓nmos管的方法
技術領域：
本發明涉及一種製造高壓NMOS管的方法。
背景技術：
在現有技術中，將製作好的MOS器件進行閾值電壓(Vt)穩定性測試，門電壓 (GATE)加1. lVcc，在150°C的環境下持續168小時後，如圖1所示，發現器件的漏電流Idl 達到了 1微安以上，遠遠大於正常的納安級別。
發明內容
針對現有技術的上述缺點和不足，本發明提出一種製造高壓NMOS管的方法，通過降低高壓NMOS漂移區植入的摻雜濃度來抑制器件進行Vt穩定性測試後漏電流的增大。鑑於上述，本發明提出一種製造集成高壓MOS管的方法，包括以下步驟提供襯底；在所述襯底上形成高壓P阱；在所述高壓P阱上形成高壓NMOS結構；在形成高壓NMOS結構時，減小所述高壓NMOS結構的漏極和源極附近的高壓NMOS 漂移區植入的摻雜濃度。作為上述技術方案的優選，在形成高壓NMOS結構時，所述高壓NMOS漂移區植入的是N型離子，減小後的摻雜濃度為6. 6E-12 (+/"10% )(離子數/平方釐米)。作為上述技術方案的優選，所述N型離子為磷或砷。作為上述技術方案的優選，對於具有輕摻雜漏區的高壓NMOS管，減小輕摻雜漏區的植入濃度。作為上述技術方案的優選，所述輕摻雜漏區的植入濃度減小為 6. 6E-12(+/"10% )(離子數/平方釐米)。作為上述技術方案的優選，對於高壓NMOS管，不設置輕摻雜漏區。本發明在高壓NMOS管的製造過程中降低高壓NMOSS漂移區植入的摻雜濃度，實現了對器件進行Vt穩定性測試後漏電流明顯增大的抑制。下面結合附圖，對本發明的具體實施方式
作進一步的詳細說明。對於所屬技術領域的技術人員而言，從對本發明的詳細說明中，本發明的上述和其他目的、特徵和優點將顯而易見。
圖1是採用現有技術製造的器件進行Vt穩定性測試後漏電流的示意圖；圖2是現有技術製造的高壓NMOS管的結構示意圖；圖3是採用本發明製造的器件進行Vt穩定性測試後漏電流的示意圖。
具體實施例方式下面結合附圖和具體實施例對本發明所述的製造高壓NMOS管的方法作進一步的詳細說明。一種製造集成高壓NMOS管的方法，包括以下步驟提供襯底，在所述襯底上形成高壓P阱(HVPW)；在HVPW上形成高壓匪OS結構；高壓NMOS管的結構如圖2所示。製造具有圖2所示結構的高壓NMOS管的方法可以是現有技術中的任何一種方法，故在此不詳述。本發明的重點在於，在形成高壓NMOS結構時，減小所述高壓NMOS結構的漏極和源極附近的高壓NMOS漂移區(HVND :high voltage NMOS drift,如圖2中所示)植入的摻雜濃度。在形成高壓NMOS結構時，所述高壓NMOS漂移區植入的是N型離子，減小後的摻雜濃度為6. 6E-12 (+/"10% )(離子數/平方釐米)。所述N型離子可以為磷或砷。當然，本發明還可用於高壓CMOS結構以及ISO(Is0Iated)高壓NMOS結構中。如圖3所示，採用本發明後的器件在進行Vt穩定性測試後，漏電流無明顯增大，仍然處於納安級別。此外，對於具有輕摻雜漏區(Lightly Doped Drain，LDD的高壓NMOS管，還可以進一步通過減小輕摻雜漏區的植入濃度來抑制器件在進行Vt穩定性測試後漏電流的明顯增大，例如所述輕摻雜漏區的植入濃度減小為6.6E-12(+/-10% )(離子數/平方釐米)。甚至，在高壓NMOS管中不設置輕摻雜漏區也可以抑制器件在進行Vt穩定性測試後漏電流的明顯增大。以上所述僅為本發明的較佳實施例，並非用來限定本發明的實施範圍；如果不脫離本發明的精神和範圍，對本發明進行修改或者等同替換的，均應涵蓋在本發明的權利要求的保護範圍當中。
權利要求
1.一種製造高壓NMOS管的方法，至少包括以下步驟 提供襯底；在所述襯底上形成高壓P阱； 在所述高壓P阱上形成高壓NMOS結構；其特徵在於，在形成高壓NMOS結構時，減小所述高壓NMOS結構的漏極和源極附近的高壓NMOS漂移區植入的摻雜濃度。
2.根據權利要求1所述的方法，其特徵在於，在形成高壓NMOS結構時，所述高壓NMOS 漂移區植入的是N型離子，減小後的摻雜濃度為6. 6E-12 (+/"10% )離子數/平方釐米。
3.根據權利要求2所述的方法，其特徵在於，所述N型離子為磷或砷。
4.根據權利要求1所述的方法，其特徵在於，對於具有輕摻雜漏區的高壓NMOS管，減小輕摻雜漏區的植入濃度。
5.根據權利要求4所述的方法，其特徵在於，所述輕摻雜漏區的植入濃度減小為 6. 6E-12(+/"10% )離子數/平方釐米。
6.根據權利要求4所述的方法，其特徵在於，對於高壓NMOS管，不設置輕摻雜漏區。
全文摘要
本發明涉及一種製造高壓NMOS管的方法，至少包括以下步驟提供襯底，在所述襯底上形成高壓P阱；在所述高壓P阱上形成高壓NMOS結構；在形成高壓NMOS結構時，減小所述高壓NMOS結構的漏極和源極附近的高壓NMOS漂移區植入的摻雜濃度。本發明在高壓NMOS管的製造過程中降低高壓NMOS漂移區植入的摻雜濃度，實現了對器件進行Vt穩定性測試後漏電流明顯增大的抑制。
文檔編號H01L21/336GK102270580SQ20101019452
公開日2011年12月7日 申請日期2010年6月4日 優先權日2010年6月4日
發明者彭欽宏, 李克寰, 李明燦, 王向春, 陳國安 申請人:和艦科技(蘇州)有限公司