具有可變解析度的單級循環模數轉換器中的電流降低的製作方法
2023-06-29 00:09:36
專利名稱：具有可變解析度的單級循環模數轉換器中的電流降低的製作方法
技術領域：
本公開內容一般地涉及模數(A/D)轉換器，並且更具體地涉及具有電流降低的冗餘符號數(RSD) A/D轉換器。
背景技術：
集成電路技術的進步已經使針對多種應用(例如無線通信和數位相機)的複雜的 「片上系統」 IC得到了發展。此類應用體現在其中低功率和小電路面積是重要的設計因素的可攜式電子器件中。需要低功率和低電壓電路降低電池功率要求，這能夠讓使用更少或更小電池的設計成為可能，這反過來又減小了器件的尺寸、重量和工作溫度。但是，此類器件接收典型地要轉換成數位訊號的模擬輸入信號。實現了相對較低功率的操作並且在相對小的面積內具有足夠高的解析度的各種常規的循環(算法)A/D轉換器已經被實現。在實現所需解析度的同時仍不斷期望甚至更低的功率。因而任何進一步的功率降低都是所希望的。因此在實現所需解析度的同時需要進一步的功率降低。
下面關於一些示例實施例的詳細描述在結合附圖來閱讀時將會更好理解。但是， 應當理解，示例實施例並不限於所示出的精確布置和手段。在附圖中，始終使用相似的數字來指示相似的元件。而且，結合附圖及前面的技術領域和背景技術，隨後的詳細描述及所附的權利要求將使其他所希望的特徵和特性變得明顯。為了圖示的簡單和清晰起見，附圖示出了構造的一般方式，並且可以省略關於眾所周知的特徵和技術的描述和細節以避免不必要地使所示實施例的方面難以理解。另外， 在附圖中的元件並一定按比例畫出。例如，一些元件或區域的尺寸在一些附圖中可以相對相同的或其他附圖的其他元件或區域放大以幫助提高對示例實施例的理解。在附圖中圖1是根據示例實施例的單級RSD A/D轉換器的示意性框圖；圖2是圖1的單一多位(mult-bit) /單位(single-bit) RSD級的一種示例實施例的示意性框圖；圖3是示出可以用來實現圖2的多位/單位RSD級的示例子ADC的示意性電路圖；圖4是示出可以用來實現圖2的多位/單位RSD級的示例MDAC的示意性電路圖；圖5是示出可以用來以圖3的子ADC和圖4的MDAC執行示例10位A/D轉換過程的控制信號的示例時序圖；圖6是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉換過程的第一時鐘相位期間的配置的簡化電路圖；圖7是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉換過程的第二時鐘相位期間的配置的簡化電路圖8是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉換過程的第三時鐘相位期間的配置的簡化電路圖；圖9是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉換過程的第四時鐘相位期間的配置的簡化電路圖；圖10是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖11是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖12是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖13是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖14是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；以及圖15是示出包含於根據一種示例實施例的A/D轉換方法中的示例過程的流程圖。
具體實施例方式下面結合附圖給出的詳細描述意指作為一些示例實施例的描述，而不是要完整描述所有可能的實施例。也就是說，在前面的技術領域、背景技術或下面的示例實施例的詳細描述中給出的任意明示的或暗示的理論並沒有限定任何意圖。應當理解，相同的或等同的功能可以由不同的實施例來實現。在描述和權利要求中的詞語「第一」、「第二」、「第三」、「第四」等(若存在)可以用於區分相似的元件而並不一定描述特定的順序或時間次序。應當理解，這樣使用的詞語在適當的情況下是可交換的使得在此所描述的實施例例如能夠按照與在此所示出的或另外描述的那些順序不同的順序來使用。而且，詞語「包括」、「包含」、「具有」及其任何變型，意指包含非排它的包括，使得包括、包含或具有一系列元件的過程、方法、物品或裝置並不一定限定於那些元件，而是可以包括沒有明確列出的或者該過程、方法、物品或裝置所固有的其他元件。圖1是單級RSD A/D轉換器的示意性框圖。A/D轉換器200包括單一(single)多位/單位RSD級210和數字部220。數字部220具有對準與同步塊230及校正塊M0。模擬輸入信號(例如，電壓)205經由第一開關212t提供給單一多位/單位RSD級210的輸入。RSD級210將數字輸出信號提供給數字部220。RSD級210還生成經由第一開關212反饋到RSD級的輸入的殘餘電壓信號(VR)。第一開關212在其間接收模擬輸入信號205的第一周期是閉合的，並且然後在完成將模擬信號轉換成數位訊號所需要的剩餘數量的周期內是斷開的。優選地，RSD級210的反饋迴路從RSD級的輸出直接連接到第一開關212，沒有任何諸如比較器那樣的中間電路。完成從模擬輸入信號到數字輸出信號的A/D轉換所需的周期數取決於數字輸出信號中的位數。由RSD級210輸出的數字位被提供給數字部220，在那裡它們被對準、被同步並被結合以提供標準格式的二進位輸出碼。圖1的架構能夠實現總電容、面積及功率的顯著減小。這是因為，根據示例實施
10位A/D轉換過程的第五時鐘 10位A/D轉換過程的第六時鐘 10位A/D轉換過程的第七時鐘 10位A/D轉換過程的第八時鐘 10位A/D轉換過程的第九時鐘例，單一多位/單位RSD級210開始時被配置以在A/D轉換的第一時鐘相位(clock phase) 期間具有至少2. 5位的解析度，然後被重新配置以在A/D轉換的後續時鐘相位期間具有1. 5 位的解析度。圖2是圖1的單一多位/單位RSD級的示例實施例300的示意性框圖。RSD級 300包括模擬輸入信號(VIN)施加於其上的輸入端205以及用來有選擇地將模擬輸入信號 (VIN)施加於節點307的第一開關305。RSD級300還包括用來有選擇地將殘餘電壓反饋信號(VR)施加於節點307的反饋開關315。RSD級300還包括分別記為302、304、306、308、310和312的第一、第二、第三、第四、第五和第六比較器。因為RSD級300具有6個比較器，所以它能夠實現2. 5位的最大解析度。雖然圖3所示的六比較器配置是優選的，但是可替代的實施例可以具有多於6個的比較器。換言之，可替代的實施例可以實現大於2. 5位的解析度。比較器302、304、306、308、 310和312各自具有與節點307連接的正輸入端。取決於第一開關305和反饋開關315的狀態，比較器302、304、306、308、310和312的正輸入端接收模擬輸入信號或殘餘電壓反饋信號。也就是說，模擬輸入信號和殘餘電壓反饋信號中選出的一個通過使用開關305和315 輸入第一到第六比較器302、304、306、308、310和312的正輸入端。優選地，殘餘電壓反饋信號VR經由如圖2所示的直接反饋信號通路(即，沒有中間電路，例如採樣保持電路)提供給比較器 302、304、306、308、310 和 312。比較器302、304、306、308、310、312各自還具有分別接收第一、第二、第三、第四、 第五和第六預定電壓信號(例如，VREFU VREF2、VREF3、VREF4、VREF5和VREF6)的負輸入端。第一、第二、第三、第四、第五和第六比較器302、304、306、308、310和312各自將所施加的信號與它們各自的輸入端進行比較以生成比較器輸出信號。根據一種示例實施例，RSD級300是可配置的，使得在發生於多個連續的時鐘相位內的模擬輸入信號的A/D轉換過程期間，預定電壓信號(VREF1、VREF2、VREF3、VREF4、VREF5 和VREF6)的值可以有選擇地對於每一個的時鐘相位進行改變。例如，在模數轉換的第一時鐘相位期間，第一、第二、第三、第四、第五和第六預定電壓信號(VREF1、VREF2、VREF3、 VREF4、VREF5和VREF6)每個都可以各自設置為獨特的值。在模數轉換的第二及後續的時鐘相位期間，第一、第二、第三、第四、第五和第六預定電壓信號(VREF1、VREF2、VREF3、VREF4、 VREF5和VREF6)中的一些或全部可以改變以具有不同於在前一時鐘相位內的值。根據該示例實施例，在第一時鐘相位之後的A/D轉換的時鐘相位期間，RSD級300 使用來自不到全部比較器302、304、306、308、310和312的輸出。換言之，對於第一時鐘相位之後的時鐘相位，由單位/多位RSD級300實現的解析度相對於第一時鐘相位的解析度被降低。該示例實施例的這些方面將在下面更詳細地描述。第一、第二、第三、第四、第五和第六比較器302、304、306、308、310和312的輸出與邏輯電路320連接。在A/D轉換過程的時鐘相位期間，邏輯電路320能夠生成代表模擬輸入信號或殘餘電壓反饋信號中選出的一個信號的數字輸出信號。在一種示例實施例中，邏輯電路320在A/D轉換過程的一個時鐘相位期間基於全部比較器302、304、306、308、310、 312的輸出生成作為數字輸出信號的三個原始數字位(D0、D1、D2)。在該示例實施例中，邏輯電路320在A/D轉換過程的另一個時鐘相位期間基於來自不到全部的比較器302、304、 306、308、310、312的輸出生成作為數字輸出信號的兩個原始數字位(DO、Dl)。在一種優選的實施例中，三個數字位(D0、D1、D》在A/D轉換過程的第一時鐘相位期間生成。在A/D轉換的任意時鐘相位期間生成的數字位在數字部220中進行對準和同步，並且然後與來自A/ D轉換的其他時鐘相位的數字位或多個數字位結合以形成格式化的二進位輸出碼。在A/D轉換的時鐘相位期間，邏輯電路320還能夠基於比較器302、304、306、308、 310和312的輸出信號中的至少兩個輸出信號生成高開關控制信號333、中開關控制信號 353和低開關控制信號343。單位/多位RSD級300另外還包括可編程增益/求和元件325。可編程增益/求和元件325接收高開關控制信號333、中開關控制信號353、低開關控制信號343、來自節點 307的模擬輸入信號和殘餘電壓反饋信號中選出的一個信號、第一參考電壓VREFP、第二參考電壓VREFM和接地電壓作為輸入。可編程增益/求和元件325生成殘餘電壓反饋信號VR。 雖然一般而言，與可編程增益/求和元件325關聯的實際轉換函數將取決於特定的設計，但是殘餘電壓反饋信號VR可以認為是兩個乘積之和。取決於A/D轉換的特定時鐘相位，第一乘積是模擬輸入信號或之前生成的殘餘電壓反饋信號的值乘上第一增益因子的乘積。第二乘積是所選出的一個參考電壓(VREFP、VREFM或0)乘上第二增益因子的乘積。提供反饋開關315以選擇殘餘電壓反饋信號作為到可編程增益/求和元件325以及比較器302、304、306、308、310和312的輸入。反饋開關315布置於可編程增益/求和元件325的輸出與節點307之間。當反饋開關315為閉合時，第一開關305是斷開的從而將殘餘電壓反饋信號輸入可編程增益/求和元件325以及比較器302、304、306、308、310和312。 當第一開關305為閉合時，反饋開關315是斷開的從而將模擬輸入信號輸入可編程增益/ 求和元件325以及比較器302、304、306、308、310和312。如以上所討論的，第一開關305在模擬輸入信號轉換期間的第一時鐘周期內是閉合的，並且第一開關305在轉換模擬輸入信號的後續周期內是斷開的。圖3和4是更詳細地示出根據一種示例實施例的圖3的多位/單位RSD級300的示意性電路圖。圖3示出了根據一種示例實施例的子ADC 400，而圖4更詳細地示出了還可以稱為乘法數模轉換器(MDAC) 325的增益/求和元件325。圖2所示的多位/單位RSD級 300可以用圖3的子ADC 400和圖4的MDAC 325來實現。參考圖3，子ADC 400包括接收模擬輸入信號(VIN)的輸入端205。第一開關305 布置於輸入端205和第一節點405之間。第一開關305可操作以在第一開關為閉合時有選擇地將模擬輸入信號施加於第一節點405。反饋開關315布置於第一節點405和第二節點 410之間。反饋開關315可操作以在反饋開關為閉合時有選擇地將殘餘電壓反饋信號(VR) 施加於第一節點405。如以上所討論的，當第一開關305為閉合時，反饋開關315是斷開的； 並且當第一開關305為斷開時，反饋開關315時閉合的。第一開關305在A/D轉換過程的第一時鐘相位期間是閉合的，並且反饋開關315在A/D轉換過程的後續時鐘相位期間是閉合的。子ADC 400還包括分別記為302、304、306、308、310和312的第一、第二、第三、第四、第五和第六比較器。比較器302、304、306、308、310、312的操作與以上關於圖3所描述的操作是相同的。子ADC 400還包括邏輯電路320。邏輯電路320與第一到第六比較器302、 304、306、308、310、312連接並且接收來自第一到第六比較器的輸出信號。在A/D轉換過程的第一時鐘相位期間，邏輯電路320基於第一到第六比較器302、304、306、308、310、312各自的輸出信號生成三個原始數字位(D0、D1、D2)。根據該示例實施例，邏輯電路320在A/D轉換過程的一個或更多個後續時鐘相位期間基於不到全部的比較器302、304、306、308、310、312的輸出信號生成兩個原始數據位(D0、D1)。邏輯電路還生成用來控制MDAC 325的一些開關的控制信號(h、l、m)。這將在下面更詳細地解釋。控制信號h、l、m分別對應於圖2的高、低和中開關控制信號333、343和353。圖2的可編程增益/求和元件325使用圖4的MDAC 325來實現。參考圖4，MDAC 325包括運算放大器(op-amp) 555，運算放大器606，電容器521、523、525、527和581，以及開關 502、504、506、508、512、514、522、524、532、534、536、542、544、546、552、554、556、562、 564、572、574、582、584、586、588、590、592、594、601、602、603、604 和 605，全部這些元件按圖4所示的方式來排布。為了完整性起見，在這一點上應當指出，本領域技術人員可以構想出在結構上不同於MDAC 325然而實現同樣功能的，實現圖2的可編程增益/求和元件325 的其他MDAC設計。圖4所示的開關可以使用電晶體來實現。圖4所示的電路連接如下所述。在節點501的模擬輸入信號分別經由開關502、 504,506和508與節點511、513、515、517有選擇地連接。在節點503的殘餘電壓反饋信號分別通過開關512、514、522和524與節點511、513、515、517有選擇地連接。節點513,515 和517分別通過開關532、534和536與預定的高參考電壓源(VREFP)有選擇地連接。節點 513,515和517分別通過開關542、544和546與預定的低參考電壓源(VREFM)有選擇地連接。節點513、515和517分別通過開關552、5M和556與預定的零電壓源有選擇地連接。 節點511通過開關562與節點503有選擇地連接。電容器521耦接於節點517和533之間。電容器523耦接於節點515和533之間。電容器525耦接於節點513和531之間。電容器527耦接於節點511和531之間。節點531通過開關590與預定的零電壓有選擇地連接。節點533通過開關592與預定的零電壓有選擇地連接。節點531通過開關582與連接節點533有選擇地連接。節點531通過開關564、601和603與運算放大器555或運算放大器606的負輸入端有選擇地連接，而節點533通過開關574、開關601、603與運算放大器555 或運算放大器606的負輸入端有選擇地連接。節點515通過開關572與節點503有選擇地連接。運算放大器555或運算放大器606的負輸入端通過開關586、601和603與節點583 有選擇地連接。運算放大器555或606的負輸入端通過開關594、601和603與節點503有選擇地連接。運算放大器555和606的正輸入端與零電壓相連。電容器581通過開關588 有選擇地耦接於節點503和節點583之間。節點503通過開關602和605有選擇地耦接至運算放大器555或606的輸出。運算放大器606的輸出通過開關604有選擇地耦接至運算放大器606的正輸入端。節點583通過開關584有選擇地耦接至預定的零電壓。根據一種示例實施例，在A/D轉換過程的一個時鐘相位期間，MDAC 325可操作以產生用於模擬輸入信號的第一增益因子——四以及用於所選出的一個參考電壓 (VREFP、VREFM或0)的所選第二增益因子——零、一、二、或三(0、1、2或3)。根據該示例實施例，在A/D轉換的後續時鐘相位期間，MDAC 325可操作以產生用於殘餘電壓反饋信號的第一增益因子——二 O)以及用於所選出的一個參考電壓(VREFP、VREFM或0)的所選第二增益因子一一零或一(0或1)。圖4的開關305和315，以及包含於圖4的MDAC 325中的開關，控制著多位/單位 RSD級300的操作。在下面的段落中將變得明顯的是，在MDAC 325中的一些開關使用源自於公共時鐘信號的控制信號來控制，而其他開關則由子ADC 400的邏輯電路320所生成的高、低和中開關控制信號(h、l、m)控制。在此並沒有更詳細地解釋與從時鐘信號中得出一個或多個控制信號關聯的細節，因為它們對於示例實施例的理解並不重要。在呈現於本節下方的表I的左側列中列出了在圖4的MDAC 325中所包含的全部開關。在表I的右側列中列出了控制信號。對於呈現在左側列的行中的每個或每組開關， 在右側列中的對應行包含確定開關或開關組的狀態的控制信號或多個控制信號。用於開關 590和592的(OR)符號指的是邏輯OR(或)功能。表 I
權利要求
1.一種適用於將模擬輸入信號轉換成數字輸出信號的轉換器，包括 用於接收所述模擬輸入信號的模擬輸入端；與所述模擬輸入端耦接的冗餘符號數RSD級，所述RSD級被配置為 在所述模擬輸入端接收所述模擬輸入信號；在第一時鐘周期的第一半周期期間根據所述模擬輸入信號於數字輸出處產生第一數量的位；在所述第一時鐘周期的第二半周期期間於模擬輸入端提供所述模擬輸入信號的殘餘反饋信號；以及在第二時鐘周期的第一半周期期間根據所述殘餘反饋信號於所述數字輸出處產生第二數量的位，所述第二數量的位小於所述第一數量的位；以及與所述數字輸出耦接的數字部，所述數字部被配置為對所述第一數量的位和所述第二數量的位執行數字對準和校正以生成所述數字輸出信號。
2.根據權利要求1所述的轉換器，所述RSD級包括可操作以產生所述殘餘反饋信號的乘法數模轉換器MDAC ；以及可操作以基於所述模擬輸入信號產生所述第一數量的位以及可操作以基於所述殘餘反饋信號產生所述第二數量的位的子模數轉換器。
3.根據權利要求2所述的轉換器，所述子模數轉換器包括與所述模擬輸入端耦接的並且被配置為將所述殘餘反饋信號與多個預定電壓進行比較的多個比較器；以及與所述多個比較器耦接的並且被配置為至少基於來自第一組比較器的輸出生成所述第一數量的位的邏輯電路，所述邏輯電路還被配置為至少基於來自第二組比較器的輸出生成所述第二數量的位，所述第二組比較器是所述第一組比較器的子集。
4.根據權利要求3所述的轉換器，所述MDAC包括 可操作以產生所述殘餘反饋信號的運算放大器； 與第一節點耦接的第一電容器；與所述第一節點耦接的第二電容器； 與第二節點耦接的第三電容器； 與所述第二節點耦接的第四電容器；耦接於所述運算放大器的輸入與所述第一節點之間的第一開關；以及耦接於所述運算放大器的所述輸入與所述第二節點之間的第二開關。
5.根據權利要求4所述的轉換器，所述MDAC還包括耦接於所述第一節點和所述第二節點之間的第三開關。
6.根據權利要求1所述的轉換器，其中所述RSD級還被配置為在所述第二時鐘周期的第二半周期期間產生第三數量的位，所述第三數量等於所述第二數量。
7.根據權利要求6所述的轉換器，其中所述第一數量是3以及所述第二數量是2。
8.一種循環冗餘符號數RSD模數A/D轉換器，包括 用於接收模擬輸入信號的輸入端；連接於所述輸入端和第一節點之間的第一開關，所述第一開關可操作以將所述模擬輸入信號施加於所述第一節點；連接於所述第一節點和第二節點之間的第二開關，所述第二開關可操作以將殘餘電壓反饋信號施加於所述第一節點，所述第一開關可操作以在所述第二開關為斷開時是閉合的，所述第二開關可操作以在所述第一開關為斷開時是閉合的；具有與所述第二節點連接的輸出端的運算放大器，所述運算放大器可操作以生成所述殘餘電壓反饋信號並且將它施加於所述第二節點；多個比較器，每個比較器具有與所述第一節點耦接的第一輸入和輸出，每個所述比較器可操作以將所述模擬輸入信號和所述殘餘電壓反饋信號中選出的一個信號與預定電壓信號進行比較；以及與所述比較器的所述輸出耦接的邏輯電路，所述邏輯電路可操作以在A/D轉換的第一時鐘相位期間生成第一數字輸出信號並且可操作以在所述A/D轉換的第二時鐘相位期間生成第二數字輸出信號，所述第一數字輸出信號基於第一組所述比較器的所述輸出，所述第二數字輸出信號基於第二組所述比較器的所述輸出。
9.根據權利要求8所述的循環RSDA/D轉換器，所述第一數字輸出信號包括三個數字位，所述第二數字輸出信號包括兩個數字位。
10.根據權利要求9所述的循環RSDA/D轉換器，其中所述第二時鐘相位在所述第一時鐘相位之後，以及其中在所述第一時鐘相位和所述第二時鐘相位之間有至少一個中間時鐘相位。
11.根據權利要求9所述的循環RSDA/D轉換器，其中所述第二組比較器是所述第一組比較器的子集。
12.根據權利要求8所述的循環RSDA/D轉換器，所述第一數字輸出信號包括三個數字位，所述第二數字輸出信號包括兩個數字位。
13.根據權利要求12所述的循環RSDA/D轉換器，其中所述A/D轉換的時鐘周期包括所述第一時鐘相位和所述第二時鐘相位。
14.一種用於在多個時鐘周期期間使用模數A/D轉換器的單一冗餘符號數RSD級將模擬輸入信號轉換成多個數字位的方法，所述方法包括以下步驟接收所述模擬輸入信號；以及在一個所述時鐘周期期間於第一解析度下產生第一數量的所述多個數字位以及在另一個所述時鐘周期期間於第二解析度下產生第二數量的所述多個數字位。
15.根據權利要求14所述的方法，其中產生所述第一數量的數字位和所述第二數量的數字位包括以下步驟在第一時鐘周期的第一半周期期間由所述模擬輸入信號產生所述第一數量的數字位；在所述第一時鐘周期的第二半周期期間由所述模擬輸入信號產生第一殘餘電壓；以及在第二時鐘周期的第一半周期期間由所述第一殘餘電壓產生所述第二數量的數字位。
16.根據權利要求14所述的方法，其中所述第一解析度為至少2.5位，以及其中所述第二解析度小於所述第一解析度。
17.根據權利要求16所述的方法，其中所述第二解析度為1.5位。
18.根據權利要求15所述的方法，其中所述第二時鐘周期的所述第一半周期在所述第二時鐘周期的所述第二半周期之後發生。
19.根據權利要求15所述的方法，還包括在所述第二時鐘周期的第二半周期期間由所述第一殘餘電壓產生第二殘餘電壓的步驟。
20.根據權利要求19所述的方法，還包括在所述第二時鐘周期的所述第二半周期期間由所述第二殘餘電壓於所述第二解析度下產生第三數量的數字位的步驟。
全文摘要
本公開涉及具有可變解析度的單級循環模數轉換器中的電流降低。一種適用於將模擬輸入信號(VIN)轉換成數字輸出信號的轉換器(200)，包括用於接收模擬輸入信號的模擬輸入端(205)，與模擬輸入端耦接的冗餘符號數(RSD)級(210、300)，以及數字部(220)。RSD級被配置為在模擬輸入端接收模擬輸入信號，在第一時鐘周期的第一半周期期間從模擬輸入信號中於數字輸出產生第一數量的位(D0、D1、D2)，在第一時鐘周期的第二半周期期間於模擬輸入端提供模擬輸入信號的殘餘反饋信號(VR)，以及在第二時鐘周期的第一半周期期間從殘餘反饋信號中於數字輸出產生第二數量的位(D0、D1)，第二數量的位小於第一數量的位。
文檔編號H03M1/40GK102315850SQ20111019020
公開日2012年1月11日 申請日期2011年7月8日 優先權日2010年7月9日
發明者B·布瑞斯韋爾, D·A·加裡逖, M·N·U·迦比爾 申請人:飛思卡爾半導體公司