介質隔離集成電路外延片及其製備方法

2023-06-29 19:53:36

專利名稱：介質隔離集成電路外延片及其製備方法
技術領域：
本發明主要涉及介質隔離外延片及其製備方法。屬集成電路技術領域。
背景技術：
在雙極性模擬、數字集成電路製造中， 一般採用單片式PN結隔離外延片方法來制
造。除輸出襯底縱向PNP管外，其餘PNP管只能做成橫向PNP管，性能沒有縱向PNP 管好。在可靠性要求更高，工作環境條件更為惡劣的場合，使用PN結隔離外延方法制
造的電路受到一定限制，而用介質隔離外延片製造的模擬集成電路性能要明顯優於前者。 隨著人類向深空探測發展，對電子產品抗輻射和耐高低溫的要求越來越高。
SOI技術是國際上公認的"21世紀的矽基集成電路技術"，絕緣層上的矽(SOI)材料 是微電子領域一種非常有用的重要矽材料。可以實現集成電路中元器件的介質絕緣隔離。 而在雙極性模擬集成電路中， 一般採用單片式PN結隔離外延片方法來製造。這種工藝 存在隔離性能隨溫度升高而變差，PNP管只能做成橫向PNP管，性能沒有縱向PNP管 好，存在寄生效應和抗輻射能力差的不足，影響了在一些特殊要求場合的應用。

發明內容
本發明的目的在於避免現有技術的不足之處而提供一種做了低阻隱埋層的N型/P型 介質隔離集成電路外延片。本發明介質隔離模擬集成電路外延片，可以實現集成電路中 元器件的介質絕緣隔離，可以克服上述不足，提高集成電路的高溫性能和抗輻射能力， 可克服PN結隔離集成電路中的寄生效應。為提升集成電路可靠性，為製造更高性能的 集成電路創造了條件。
本發明的另一目的提供一種N型介質隔離集成電路外延片的製備方法。 本發明還有一 目的提供一種P型介質隔離集成電路外延片的製備方法。 本發明提出了應用絕緣體上的矽SOI材料及離子注入、氧化、外延、光刻、反應離 子刻蝕、化學氣相沉積CVD等技術來製備介質隔離雙極型集成電路外延片的方法。
4本發明的目的可以通過採用以下技術方案來實現 一種N型/P型介質隔離集成電路
外延片，包括有襯底材料N型/P型單晶矽(1)，其上設有夾心氧化層(2)，其主要特點 在於還包括有N型/P型矽外延層(6)，在矽外延層(6)內設有隱埋層(3);其矽外延 層(6)由二氧化矽(5)、多晶矽(4)和夾心氧化層(2)分隔為互相絕緣的隔離方塊。
所述的N型/P型介質隔離集成電路外延片，所述的N型/P型矽外延層(6)的厚度 為5—16Mm;隱埋層(3)方塊電阻N型為M5Q/口， P型為8—20Q/口。 口表示單 位面積下摻雜結深的體電阻。
所述的N型介質隔離集成電路外延片的製備方法，其主要特點在於製備的步驟為
(1) 絕緣體上的矽SOI矽片製備在N型0 5~6 Q cm拋光單晶矽片表面注入氧離 子，經高溫退火，溫度為25—1250°C，形成夾心氧化層，深度為2—4Wn;注入時襯底溫 度為400—700。C，注入能量為150~200kev，劑量為1017—1018/cm2;
(2) 低阻隱埋層製備在上述步驟(1) SOI矽片的表面先進行氧化，然後進行光 刻，再進行局部砷高濃度8xlO'9—l(T/cm3離子注入，經高溫退火，溫度為25_1200 。C，方塊電阻控制在6—15Q/口，結深控制在2 . 0~3 . OWn;形成N+隱埋層，注入工 藝襯底溫度為400~700°C，注入能量為100"150kev,劑量為1015—1016/cm2;
(3) 外延將步驟(2)矽片表面氧化層去除後進行N型外延，電阻率控制在O . 5 "6Qcm，外延層厚度為10"20Mm;外延溫度為1140~1180°C;其外延的化學反應式為
SiHCl3+H2=Si+3HCl PH3=P+ H2
(4) 刻槽先進行氧化，然後光刻，再進行反應離子刻蝕，在步驟(3)矽片的表 面垂直刻槽， 一直刻到夾心氧化層為止；槽寬為2—5Mm;
(5) 二氧化矽、多晶矽生長禾擁化學氣相沉積CVD工藝在刻好槽的在步驟(4) 矽片表面和槽內先後生長二氧化矽、多晶矽，溫度為550"75(TC;
(6) 拋光將步驟(5)中矽片表面生長的二氧化矽、多晶矽拋掉，餘下外延層厚 度在5—16Mm;完成介質隔離N型外延片製作。
所述的N型介質隔離集成電路外延片的製備方法，其製備的步驟(2)還包括有形 成N+隱埋層後，再進行局部硼高濃度2—8Xl(T/cm3離子注入，經高溫退火，溫度為25 一1250'C，方塊電阻控制在8—20Q/口，結深控制在2 . 0~3 . OMm;形成P+隱埋層， 注入工藝襯底溫度為400~700°C，注入能量為100—150kev,劑量為1015—1016/cm2。
所述的P型介質隔離集成電路外延片的製備方法，其製備的步驟為(1) 絕緣體上的矽SOI矽片製備在P型0 . 5 Q cm拋光單晶矽片表面注入氧 離子，經高溫退火，溫度為25—120(TC，形成夾心氧化層，深度為2—4Mm;注入時襯底 溫度為400~700°C，注入能量為150~200kev，劑量為10"—1018/(^、
(2) 低阻隱埋層製備在上述(1)步驟SOI矽片的表面先進行氧化、然後進行光 刻，再進行局部硼高濃度2—5Xl(T/cm3離子注入，經高溫退火，溫度為25—1200°C， 方塊電阻控制在8—20Q/口，結深控制在2 . 0~3 . 0Mm;形成P+隱埋層，注入工藝為 襯底溫度為400"700。C，注入能量為100~150kev，劑量為1015—1016cm2;
(3)外延將步驟(2)矽片表面氧化層去除後進行P型外延，電阻率控制在0 .5Q^8Qcm，外延層厚度為10~20Mm;外延溫度為1140~1160°C;其外延的化學 反應式為 SiHCl3+H2=Si+3HCl B2He二B+H2
(4) 刻槽:先進行氧化、然後進行光刻，再進行反應離子刻蝕，在步驟(3)矽片 的表面垂直刻槽， 一直刻到夾心氧化層為止；槽寬為3—5Mffl;
(5) 二氧化矽、多晶矽生長利用化學氣相沉積CVD工藝在刻好槽的步驟(4)矽 片表面和槽內先後生長二氧化矽、多晶矽，溫度為550"75(TC;
(6) 拋光將步驟(5)中矽片表面生長的二氧化矽、多晶矽拋掉，餘下外延層厚
度在5—16Mffl;完成介質隔離P型外延片製作。
所述的N型介質隔離集成電路外延片的製備方法，製備的步驟還包括有在最後的拋
光步驟後是集成電路的器件製作。
所述的p型介質隔離集成電路外延片的製備方法，製備的步驟還包括有在最後的拋 光步驟後是集成電路的器件製作。
所述的N型/P型介質隔離集成電路外延片的製備方法，其特徵在於製備的步驟還包 括有在最後的拋光步驟後是集成電路的器件製作。其中，N型介質隔離集成電路外延片 可以單獨實現集成電路的器件製作，即所謂單片式集成電路。N型介質隔離集成電路外 延片和P型介質隔離集成電路外延片合起來也可以實現集成電路的器件製作，即所謂雙 片式集成電路。P型介質隔離集成電路外延片不能單獨實現集成電路的器件製作。
本方法是在原有介質隔離方法的基礎上發展起來的。其設計思路是利用氧離子注
入技術(SOI)和氧化、光刻、離子注入、外延、反應離子刻蝕等技術製作介質隔離外 延片，其中，本發明N型介質隔離集成電路外延片可以單獨實現集成電路的器件製作。本發明N型介質隔離集成電路外延片和P型介質隔離集成電路外延片可以合起來做成雙 片式集成電路。這種外延片可以用大圓片來製造。採用這種方法製造的外延片由於高溫 處理時間短，在過去介質隔離中無法採用的技術，如隱埋層製作，這裡完全可以實現。 而且，克服了 PN結隔離集成電路中的寄生效應，隔離特性不受溫度的影響。為製造高 性能介質隔離集成電路創造了條件。可滿足我國航空航天等尖端技術對高性能集成電路 的要求。
本發明的有益 媒是靈活，這幾種技術，可以製作不同要求的,電路。由於大大 縮短了高溫時間，晶體結構更錢，隔離性會謝，工藝控制更M，可製作高性會級特殊要
求的電路。例如，用兩片式工藝，可將單片式PN結隔離電路中的橫向PNP管做成縱向PNP 管，可明顯提高電路性倉瞎。由於是介質隔離，可克服PN結隔離誠頓各中的寄^^應，電 路的耐高溫性能和繊射性能有明顯提高。擴大了頓範圍。


圖l、為本發明的注入氧SOI N型介質隔離外延片剖面示意圖中1、 n型單晶矽2、 二氧化矽3、 N+隱埋層4、多晶矽5 外延單晶矽。
圖2、為本發明的SOI N型介質隔離外延片製作流程示意圖； 圖3、為本發明的SOI P型介質隔離外延片剖面示意圖； 圖中1、 p型單晶矽2、 二氧化矽3、 N+隱埋層4、多晶矽5 外延單晶矽
圖4、為本發明的SOI P型介質隔離外延片製作流程示意圖。
具體實施例方式
以下結合附圖所示之最佳實施例作進一步詳述
實施例l，見圖l， 一種N型介質隔離集成電路外延片，包括有襯底材料N型單晶矽 1，其上設有夾心氧化層2，還包括有N型矽外延層6，在矽外延層6內設有隱埋層3; 其矽外延層6由二氧化矽5、多晶矽4和夾心氧化層2分隔為互相絕緣的隔離方塊。所 述的N型矽外延層6的厚度為0 . 5—16卿隱埋層3方塊電阻N型為10—15 Q/口， P 型為8—20Q/口。
應用例l:單片式集成電路，壓力傳感器或帶集成電路的傳感器的矽片。單獨用N
、二氧化矽6、 n型
、二氧化矽6、 p型型介質隔離集成電路外延片可實現集成電路的器件製作。其工藝與常規PN結隔離外延 後的集成電路製造工藝相同，但PNP管只能做成橫向PNP管。
實施例2，見圖2， N型介質隔離集成電路外延片的製備方法，製備的步驟為 (1 )絕緣體上的矽SOI矽片製備:在N型2—4 Q cm拋光單晶矽片表面注入氧離子， 經高溫退火，溫度為25—1200°C，形成夾心氧化層，深度為2—4Mm;注入時襯底溫 度為400--700°C,注入能量為150—200kev,劑量為1017—1018/cm2;
(2)低阻隱埋層製備在上述步驟(1) SOI矽片的表面先進行氧化，然後進行光 亥U，再進行局部砷高濃度8x1019—1(T/cm3離子注入，經高溫退火，溫度為25—1200 °C，方塊電阻控制在10"15Q/口，結深控制在2 . 5—3 . OPm;形成N+隱埋層，注 入工藝襯底溫度為400~700°C，注入能量為100—150kev，劑量為1015—1016/cm2;
(3) 外延將步驟(2)矽片表面氧化層去除後進行N型外延，電阻率控制在2 一4Qcm，外延層厚度為12—14Mm;外延溫度為1140—116CTC;
(4) 刻槽先進行氧化，然後光刻，再進行反應離子刻蝕，在步驟(3)矽片的 表面垂直刻槽， 一直刻到夾心氧化層為止；槽寬為3—5Mm;
(5) 二氧化矽、多晶矽生長利用化學氣相沉積CVD工藝在刻好槽的在步驟(4) 矽片表面和槽內先後生長二氧化矽、多晶矽，溫度為60(H-70(TC;
(6) 拋光將步驟(5)中矽片表面生長的二氧化矽、多晶矽拋掉，餘下外延層 厚度在10~12剛；完成介質隔離N型外延片製作。
(7) 在最後的拋光步驟後是集成電路的器件製作。
實施例3， N型介質隔離集成電路外延片的製備方法，其製備的步驟(2)還包括有 形成N+隱埋層後，再進行局部硼高濃度2—5X10'ycm3離子注入，經高溫退火，溫度為 25—120(TC，方塊電阻控制在8—20Q/口，結深控制在2 . 0~3 . OMm;形成P+隱埋層， 注入工藝襯底溫度為400"700°C，注入能量為100~150kev，劑量為1(f一l(f/cm2。其 餘步驟與實施例l相同。
實施例4，見圖3， 一種P型介質隔離集成電路外延片，包括有P型襯底材料1，其 上設有夾心氧化層2，還包括有P型矽外延層6，在矽外延層6內設有隱埋層3;其矽外 延層6由二氧化矽5、多晶矽4和夾心氧化層2分隔為互相絕緣的隔離方塊。所述的P 型外延層6的厚度為5—20Mm;隱埋層3方塊電阻P型為8—20 Q/口。
應用例2:用實施例1與實施例3相結合製作雙片式介質隔離集成電路外延片，在N 型單晶矽外延片上做集成電路中的縱向NPN電晶體。把PN結隔離集成電路中製造中的橫
8向PNP電晶體,在P型介質隔離集成電路外延片全部做成縱向PNP電晶體。晶片做完後把 兩種晶片同時粘到管基上，兩個晶片間進行內連線壓焊。這種方法的好處是PNP管全部 可以做成縱向PNP管，由於縱向PNP管性能明顯好於橫向PNP電晶體,沒有PN結隔離中 寄生效應，隔離性能好，整體電路性能更好。適當提高兩種外延片的電阻率和外延層電 阻率，可以做成高壓集成電路運算放大器集成電路。
實施例5，見圖4， P型介質隔離集成電路外延片的帝恪方法，製備的步驟為 (1)絕緣體上的矽SOI矽片製備在P型0 . 5_8 Q cm拋光單晶矽片表面注入氧 離子，經高溫退火，溫度為25—1200°C，形成夾心氧化層，深度為2—4Mm;注入時 襯底溫度為400~700°C，注入能量為150~200kev,劑量為1017—1018/cm2;
(2) 低阻隱埋層製備在上述(1)步驟SOI矽片的表面先進行氧化、然後進行光 亥ij，再進行局部硼高濃度2—5Xl(T/cm3離子注入，經高溫退火，溫度為25—1200 °C，方塊電阻控制在8—20Q/口，結深控制在2.0"3.0Mm;形成P+隱埋層，注入 工藝為襯底溫度為400"700。C，注入能量為100~150kev,劑量為1015—1016cm2;
(3) 外延將步驟(2)矽片表面氧化層去除後進行P型外延，電阻率控制在O . 5 一8Qcm，外延層厚度為10"20Mm;外延溫度為1140~1160°C;
(4) 刻槽先進行氧化、然後進行光刻，再進行反應離子刻蝕，在步驟(3)矽片 的表面垂直刻槽， 一直刻到夾心氧化層為止；槽寬為3—5Mffl;
(5) 二氧化矽、多晶矽生長利用化學氣相沉積CVD工藝在刻好槽的步驟(4)矽 片表面和槽內先後生長二氧化矽、多晶矽，溫度為550—750'C;
(6) 拋光將步驟(5)中矽片表面生長的二氧化矽、多晶矽拋掉，餘下外延層厚 度在5—16Mffl;完成介質隔離P型外延片製作。
(7) 在最後的拋光步驟後是集成電路的器件製作。
權利要求
1. 一種N型/P型介質隔離集成電路外延片，包括有襯底材料N型/P型單晶矽(1)，其上設有夾心氧化層(2)，其特徵在於還包括有N型/P型矽外延層(6)，在矽外延層(6)內設有隱埋層(3)；其矽外延層(6)由二氧化矽(5)、多晶矽(4)和夾心氧化層(2)分隔為互相絕緣的隔離方塊。
2. 如權利要求1所述的N型/P型介質隔離集成電路外延片，其特徵在於所述的N型/P 型矽外延層(6)的厚度為5—16Mm;隱埋層(3)方塊電阻N型為6—15Q/口， P 型為8—20Q/口。
3. 如權利要求1或2所述的N型介質隔離集成電路外延片的製備方法，其特徵在於制 備的步驟為(1) 絕緣體上的矽SOI矽片製備在N型0 . 5~6 Q cm拋光單晶矽片表面注入氧 離子，經高溫退火，溫度為25—1250°C，形成夾心氧化層，深度為2—4Mni;注入時 襯底溫度為400~700°C，注入能量為150~200kev,劑量為1017—1018/cm2;(2) 低阻隱埋層製備在上述步驟(1) SOI矽片的表面先進行氧化，然後進行光 亥lj，再進行局部砷高濃度8xl(f—l(f/cm3離子注入，經高溫退火，溫度為25—1200 。C，方塊電阻控制在F15Q/口，結深控制在2 . 0~3 . 0Mm;形成N+隱埋層，注入 工藝襯底溫度為400~700°C，注入能量為100"150kev，劑量為1015—10ie/cm2;(3) 外延將步驟(2)矽片表面氧化層去除後進行N型外延，電阻率控制在0 .5"6Qcm，外延層厚度為10~20Mffl;外延溫度為1140~1180°C;(4) 刻槽先進行氧化，然後光刻，再進行反應離子刻蝕，在步驟(3)矽片的 表面垂直刻槽， 一直刻到夾心氧化層為止；槽寬為2—5m;(5) 二氧化矽、多晶矽生長利用化學氣相沉積CVD工藝在刻好槽的在步驟(4) 矽片表面和槽內先後生長二氧化矽、多晶矽，溫度為550"750'C;(6) 拋光將步驟(5)中矽片表面生長的二氧化矽、多晶矽拋掉，餘下外延層 厚度在5—16Mm;完成介質隔離N型外延片製作。
4. 如權利要求3所述的N型介質隔離集成電路外延片的製備方法，其特徵在於製備的步驟(2)還包括有形成N+隱埋層後，再進行局部硼高濃度2_-8Xl(f/cm3離子注 入，經高溫退火，溫度為25—125(TC，方塊電阻控制在8—20Q/口，結深控制在、2 . 0~3 . 0Mm;形成P+隱埋層，注入工藝襯底溫度為400~700°C，注入能量為100 一150kev，劑量為1015—1016/cm2。
5. 如權利要求1或2所述的P型介質隔離集成電路外延片的製備方法，其特徵在於制 備的步驟為(1)絕緣體上的矽S0I矽片製備在P型0 5 QQ cm拋光單晶矽片表面注入 氧離子，經高溫退火，溫度為25—120(TC，形成夾心氧化層，深度為2—4Wn;注入 時襯底溫度為400~700°C，注入能量為150~200kev，劑量為1017—1018/cm2;(2) 低阻隱埋層製備在上述(1)步驟S0I矽片的表面先進行氧化、然後進行光 亥U，再進行局部硼高濃度2—5Xl(f/cm3離子注入，經高溫退火，溫度為25—1200 °C，方塊電阻控制在8—20Q/口，結深控制在2.0"3.0Mm;形成P+隱埋層，注入 工藝為襯底溫度為400"70(TC，注入能量為100"150kev，劑量為1015—1016cm2;(3) 外延將步驟(2)矽片表面氧化層去除後進行P型外延，電阻率控制在0 . 5 Q~~8Qcm，外延層厚度為10~20Mm;外延溫度為1140—1160°C;(4) 刻槽先進行氧化、然後進行光刻，再進行反應離子刻蝕，在步驟(3)矽片 的表面垂直刻槽， 一直刻到夾心氧化層為止；槽寬為3—5Mm;(5) 二氧化矽、多晶矽生長利用化學氣相沉積CVD工藝在刻好槽的步驟(4)矽 片表面和槽內先後生長二氧化矽、多晶矽，溫度為550"75(TC;(6) 拋光將步驟(5)中矽片表面生長的二氧化矽、多晶矽拋掉，餘下外延層厚 度在5—16m;完成介質隔離P型外延片製作。
6. 如權利要求3或4所述的N型介質隔離集成電路外延片的製備方法，其特徵在於制 備的步驟還包括有在最後的拋光步驟後是集成電路的器件製作。
7. 如權利要求5所述的P型介質隔離集成電路外延片的製備方法，其特徵在於製備的 步驟還包括有在最後的拋光步驟後是集成電路的器件製作。
全文摘要
本發明主要涉及介質隔離外延片及其製備方法。一種N型/P型介質隔離集成電路外延片，包括有襯底材料N型/P型單晶矽(1)，其上設有夾心氧化層(2)，其主要特點在於還包括有N型/P型矽外延層(6)，在矽外延層(6)內設有隱埋層(3)；其矽外延層(6)由二氧化矽(5)、多晶矽(4)和夾心氧化層(2)分隔為互相絕緣的隔離方塊。本發明還公開了N型/P型介質隔離集成電路外延片的製備方法，包括有絕緣體上的矽SOI矽片製備，低阻隱埋層製備，外延，刻槽，二氧化矽、多晶矽生長，拋光。由於在製備中大大縮短了高溫時間，晶體結構更完整，工藝控制更準確，可製作高性能及特殊要求的電路。
文檔編號H01L27/12GK101425522SQ20081023203
公開日2009年5月6日 申請日期2008年10月13日 優先權日2008年10月13日
發明者周鳴新 申請人:天水華天微電子股份有限公司