時序平移器及其方法與流程
2023-06-08 00:50:31 1
本發明的裝置與方法及其示範性的實施例涉及時序信號處理。
背景技術：
本技術領域技術人員能夠了解本公開內容中微電子領域的用語與基本概念，所述用語與基本概念像是電壓、信號、電路、邏輯信號、時脈、跳變點(trip point)、反相器(inverter)、緩衝器、電路節點、有限狀態機、數據觸發器、多工器、MOS(金氧半導體)、PMOS(p通道金氧半導體)、NMOS(n通道金氧半導體)、CMOS(互補式金氧半導體)、電晶體、源極、柵極、漏極以及CMOS反相器。諸如此類的用語與基本概念對本領域技術人員而言是顯而易知的，因此相關細節在此將不予贅述。
於本公開中，一邏輯信號是指一種具有二種狀態的信號，所述二種狀態分別是「高」與「低」，也可說是「1」與「0」。為了說明簡潔，當一邏輯信號處於所述「高」(「低」)狀態，我們可簡稱此邏輯信號為「高」(「低」)，或者簡稱此邏輯信號為「1」(「0」)。同樣地，為了說明簡潔，我們偶爾會省略引號，並簡稱該邏輯信號為高(低)，或簡稱此邏輯信號為1(0)，同時可以了解上述說明方式用於上下文脈絡中以說明該邏輯信號的一電平狀態。一邏輯信號可通過一電壓來實施；當該電壓高於(低於)一接收邏輯裝置的一關聯的跳變點，該邏輯信號即為高(低)電平，其中該接收邏輯裝置接收並處理該邏輯信號。為了說明簡潔，所述關聯的跳變點可簡單地說是該邏輯信號的跳變點。於本公開中，一第一邏輯信號的跳變點可以不必等同於一第二邏輯信號的跳變點。
若一邏輯信號為高(或說為1)，其意味著「確立(asserted)」。若該邏輯信號為低(或說為0)，其意味著「停止確立(de-asserted)」。
一時脈信號是一周期性的邏輯信號。
當一邏輯信號經歷一低至高(高至低)轉變(transition)時，該邏輯信號會展現一上升(下降)沿。
一時序信號的組成可能包含二邏輯信號，包含一第一邏輯信號(通過下標中的附加標號「+」來表示)以及一第二邏輯信號(通過下標中的附加標號「－」來表示)。該時序信號的值可能包含該第二邏輯信號與該第一邏輯信號的間的一時序差。舉例而言，一時序信號X的組成可能包含二邏輯信號X+與X－，其中X+於時間t+時具有一上升緣，且X－於時間t－具有一上升緣，該時序信號的一數值為(t－－t+)。
一時序平移器接收一時序信號X並輸出另一時序信號X』，藉此該時序信號X』的一數值會等同於該時序信號X的一數值。圖1顯示一時序平移器100，包含一第一緩衝器100P與一第二緩衝器100N，該時序信號X的組成包含二邏輯信號X+與X－，此時該時序信號X』的組成包含二邏輯信號X』+與X』－，由於一緩衝器保存一信號的數值，但會引起一延遲，因此，除了該第一緩衝器100P所造成的延遲外，該X』+等同於X+；同樣地，除了該第二緩衝器100N所造成的延遲外，該X』－等同於X－。只要該第一緩衝器100P實質相同於該第二緩衝器100N，本技術領域技術人員亦能認知到該時序信號X』的一數值將等同於該時序信號X的一數值。一時序信號可通過多種的操作方式而被處理，舉例而言，一時序信號可以被放大(通過使用一時序信號放大器)，且能被量化(quantized)(通過使用一時間至數字轉換器(time-to-digital converter))。一時序平移器允許一時序信號於一較晚的時間點被處理，在很多例子中，能夠依據一系統時脈而於一較晚的時間點處理一時序信號是需要的。使用圖1的時序平移器100能夠允許於一較晚的時間點依據一系統時脈處理一時序信號，但僅能在一特意指定(ad hoc)方式下實施，其中該時序信號與該系統時脈的關係的一時序是被預知到某種程度的，於這樣的情況下，一可操作的緩衝器可被選用，其伴隨著該時序信號與一系統時脈的預知關係。一傳統的時序平移器可見於下列文獻中：Hong et al.,「A 0.004mm2 250μWΔΣTDC with time-difference accumulator and a 0.012mm2 2.5mW bang-bang digital PLL using PRNG for low-power SoC applications,」Solid-State Circuits Conference Digest of Technical Papers(ISSCC),2012 IEEE International,pp.240-242。
鑑於上述，本發明提出一種具有創新概念的裝置與方法，其涉及平移 一時序信號的一系統性的方式，能與一系統時脈相容。
技術實現要素：
本創新概念的一方面(aspect)在於依據一時脈信號平移一時序信號的一時序。
於一示範性的實施例中，本發明的一時序平移器包含：一第一門控緩衝器，用來接收一第一邏輯信號以及輸出一第二邏輯信號；一第二門控緩衝器，用來接收一第三邏輯信號以及輸出一延遲信號；以及一有限狀態機，用來接收該延遲信號以及一時脈信號，其中該第一門控緩衝器用來依據該有限狀態機的狀態而條件式地被致能，且該第二門控緩衝器用來無視於該有限狀態機的狀態而被致能。
於一示範性的實施例中，該第一門控緩衝器包含：多個CMOS(互補式金氧半導體)反相器以一串聯型態(cascade topology)被設置；一PMOS(p通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一電源供應節點；以及一NMOS(n通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一接地節點，其中該PMOS電晶體與該NMOS電晶體用來依據該有限狀態機的狀態而被條件式地導通。
於一示範性的實施例中，該第二門控緩衝器包含：多個CMOS(互補式金氧半導體)反相器以一串聯型態(cascade topology)被設置；一PMOS(p通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一電源供應節點；以及一NMOS(n通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一接地節點，其中該PMOS電晶體與該NMOS電晶體用來無視於該有限狀態機的狀態而被導通。
於一示範性的實施例中，該有限狀態機依據該時脈信號的一邊緣進入一第一狀態，並依據該延遲信號的一邊緣進入一第二狀態。
於一示範性的實施例中，當該有限狀態機處於該第一狀態時，該第一門控緩衝器被致能；以及當該有限狀態機處於該第二狀態時，該第一門控緩衝器被禁能。
於另一實施例中，前述時序平移器進一步包含：一第三門控緩衝器，用來接收該時脈信號以及輸出一第四邏輯信號，其中該第三門控緩衝器用 來無視於該有限狀態機的狀態而被致能。
於另一實施例中，該第一邏輯信號與該第三邏輯信號於被該時序平移器接收前被對換(swapped)。
於一示範性的實施例中，本發明的一時序平移方法包含：接收一第一邏輯信號、通過一第一門控緩衝器傳播該第一邏輯信號以產生一第二邏輯信號、以及接收一時脈信號；接收一第三邏輯信號；通過一第二門控緩衝器傳播該第三邏輯信號以產生一延遲信號；依據該時脈信號的一邊緣將一有限狀態機置於一第一狀態；以及依據該延遲信號的一邊緣將該有限狀態機置於一第二狀態，其中當該有限狀態機處於該第一狀態時該第一門控緩衝器被致能，當該有限狀態機處於該第二狀態時該第一門控緩衝器被禁能，當該有限狀態機處於該第一與第二狀態時該第二門控緩衝器被致能。
於一示範性的實施例中，該第一門控緩衝器包含：多個CMOS(互補式金氧半導體)反相器以一串聯型態(cascade topology)被設置；一PMOS(p通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一電源供應節點；以及一NMOS(n通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一接地節點，其中當該有限狀態機處於該第一狀態時，該PMOS電晶體與該NMOS電晶體被導通；以及當該有限狀態機處於該第二狀態時，該PMOS電晶體與該NMOS電晶體被停止導通。
於一示範性的實施例中，該第二門控緩衝器包含：多個CMOS(互補式金氧半導體)反相器以一串聯型態(cascade topology)被設置；一PMOS(p通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一電源供應節點；以及一NMOS(n通道金氧半導體)電晶體，用來將該多個CMOS反相器耦接至一接地節點，其中當該有限狀態機處於該第一與第二狀態時，該PMOS電晶體與該NMOS電晶體被導通。
於一示範性的實施例中，前述時序平移方法進一步包含：於接收該第一與第二邏輯信號時，對換(swapping)該第一邏輯信號與該第二邏輯信號。
於另一實施例中，前述時序平移方法進一步包含：通過一第三門控緩衝器傳播該時脈信號以產生一第四邏輯信號，其中當該有限狀態機處於該第一與第二狀態時，該第三門控緩衝器被導通。
附圖說明
圖1顯示現有技術的一時序平移器的一架構圖。
圖2A依據一示範性的實施例顯示一時序平移器的一功能方塊圖。
圖2B依據圖2A的時序平移器的一示範性的實施例顯示一有限狀態機的一架構圖。
圖2C依據一示範性的實施例顯示一門控緩衝器的一架構圖。
圖2D顯示圖2C中一示範性的反相器的一架構圖。
圖2E顯示圖2A的時序平移器的一示範性的時序圖。
圖2F依據一示範性的實施例顯示一偏移(offset)時序平移器的一功能方塊圖。
圖3A依據一示範性的實施例顯示一時序加法器的一架構圖。
圖3B依據另一實施例顯示一替代的時序加法器的一架構圖。
附圖標記說明：
100 時序平移器
100P、100N 緩衝器
X、X』 時序信號
X+、X－、X』+、X』－ 邏輯信號
200、200A 時序平移器
210AB 串聯門控緩衝器
201A～210D 門控緩衝器
220FSM (有限狀態機)
XI、XO 時序信號
XI+、XI－、X』I+、X』I－、XO+、XO－ 邏輯信號
CLK 時脈信號
EN 致能信號
221 多工器
222 DFF(數據觸發器)
D 輸入端
Q 輸出端
QB 互補輸出端
TRG 觸發信號
ENB 致能信號的邏輯互補信號
210 門控緩衝器
211～214 反相器
211A PMOS電晶體
211B NMOS電晶體
215 PMOS電晶體
216 NMOS電晶體
217 電源側上的電路節點
218 接地側上的電路節點
219 反相器鏈
VDD 電源供應電壓
VSS 接地電壓
230 CMOS反相器
251～256 時間點
251E～256E 上升緣
TGB 傳播延遲
時間差異
300A～300B 時序加法器
310、320 偏移時序平移器
X1 第一時序信號
X2 第二時序信號
X3 第二時序信號
XO1 第一偏移時序信號
XO2 第一偏移時序信號
X1+、X1－、X2+、X2－、X3+、X3－ 邏輯信號
具體實施方式
本發明概念的示範性的實施例涉及一時序平移器。儘管本說明書提及數個本發明的實施範例，其涉及本發明概念實施時的較佳模式，然而本發 明概念可通過許多方式來實現，亦即本發明概念並不受限於後述的特定實施範例或特定方式，其中該特定實施範例或方式載有被實施的技術特徵。此外，已知的細節不會被顯示或說明，藉此避免妨礙本發明概念的特徵的呈現。
本發明概念的公開是從一工程觀點出發，其中若一第一量值(first quantity)與一第二量值(second quantity)的間的差異小於一給定容忍範圍，該第一量值可以說是「等於(equal to)」該第二量值。舉例而言，若該給定容忍範圍為0.5mv或其它適當的設計值，則100.2mV可以說是等於100mV。換言之，當陳述「X等於Y」時，該陳述意味著「X幾乎等於Y，且X與Y之間的差異小於一符合考量的給定容忍範圍」。同樣地，於一數學表示式中，一等號「＝」意味著「於該工程觀點下的『等於』」。同樣地，當陳述「X相同於(identical to)Y」時，該陳述意味著X與Y之間沒有實質差異。
圖2A依據一示範性的實施例描繪一時序平移器200的一功能方塊圖。該時序平移器200用來依據一時脈信號CLK接收一輸入時序信號XI，其組成包含二邏輯信號XI+與XI－，該時序平移器200也用來依據該時脈信號CLK輸出一輸出時序信號XO，其組成包含二邏輯信號XO+與XO－。時序平移器200包含：一串聯的門控(gated)緩衝器210AB，包含一門控緩衝器210A與一門控緩衝器210B以一串聯型態(cascade topology)被設置，用來依據一致能信號EN接收XI+與X』I+；一門控緩衝器210C，用來接收XI－並輸出一延遲信號X』I－；一門控緩衝器210D，用來接收CLK與輸出XO－；以及一有限狀態機(finite state machine,FSM)220，用來接收X』I－與CLK，並輸出該致能信號EN。於一示範性的實施例中，該門控緩衝器210A、該門控緩衝器210B、該門控緩衝器210C以及該門控緩衝器210D是實質相同的。然而，該門控緩衝器210A與該門控緩衝器210B是在該FSM 220處於該致能信號EN被確立的狀態下時被條件式地(conditionally)致能；而該門控緩衝器210C與該門控緩衝器210D是無視於該FSM 220的狀態而被致能。
圖2B依據一示範性的實施例顯示該FSM 220的一架構圖。FSM 220包含：一多工器221用來依據該致能信號EN接收X』I－與CLK以及輸出一觸發信號TRG；以及一數據觸發器(data flip flop,DFF)222用來按照該 觸發信號TRG的一上升緣而切換(toggle)。DFF 222具有一輸入端標示為「D」、一輸出端標示為「Q」、一互補輸出端標示為「QB」以及一時脈端由一楔形(wedge)符號所標示，該些標示被廣泛地使用且它們關聯的意義與功能是為本領域人士所熟知，故在此不予詳述。該致能信號EN代表該FSM220的一狀態，當該致能信號EN被確立(asserted)，該多工器221選擇X』I－做為該觸發信號TRG，且該致能信號EN保持被確立的狀態直到X』I－的一上升緣的到來，該上升緣會觸發DFF 222以使其切換，從而停止確立(de-assert)該致能信號EN；當該致能信號EN被停止確立(de-asserted)，該多工器221選擇CLK做為該觸發信號TRG，且該致能信號EN保持被停止確立的狀態直到CLK的一上升緣的到來，該上升緣會觸發DFF 222以使其切換，從而確立(assert)該致能信號EN。此處ENB表示該致能信號EN的一邏輯互補信號，也就是說當EN為1(0)時，ENB為0(1)。
圖2C依據一示範性的實施例繪示一門控緩衝器210的一架構圖。於本公開的通篇內容中，「VDD」表示一電源供應電壓以及「VSS」表示一接地電壓，此二標示法被廣泛地使用且為本領域人士所熟知。該門控緩衝器210的結構對應圖2A的門控緩衝器210A、門控緩衝器210B、門控緩衝器210C與門控緩衝器210D的一示範性的實施例。該門控緩衝器210包含一反相器鏈(inverter chain)219，其包含多個反相器211、212、213、…、214以一串聯型態被設置；一NMOS電晶體216；以及一PMOS電晶體215。當該門控緩衝器210對應圖2A的各個門控緩衝器210A(210B、210C、210D)的示範性的實施例時，該反相器鏈219分別接收XI+(X』I+、XI－、CLK)，並分別輸出X』I+(XO+、X』I－、XO－)，各個門控緩衝器210A(210B、210C、210D)的NMOS電晶體216分別被EN(EN、VDD、VDD)所控制，各個門控緩衝器210A(210B、210C、210D)的PMOS電晶體215分別被ENB(ENB、VSS、VSS)所控制。該些反相器211、212、213、…、214的每一個是一CMOS反相器包含一PMOS電晶體與一NMOS電晶體，耦接一電源側(power side)上的電路節點217與一接地側(ground side)上的電路節點218。舉例而言，反相器211包含一PMOS電晶體211A與一NMOS電晶體211B，該PMOS電晶體211A的柵極與該NMOS電晶體211B的柵極均耦接至一左側(left side)上的一輸入點，該PMOS電晶體211A的漏極與該NMOS電晶體211B的漏極 均耦接至一右側(right side)上的一輸出點，該PMOS電晶體211A的源極耦接至一頂側(top side)上的電路節點217，該NMOS電晶體211B的源極耦接一底側(bottom side)上的節點218。此示範性的實施例進一步地被閘明於圖2D。本領域技術人員了解什麼是一MOS電晶體的「柵極」、「源極」與「漏極」，且了解一CMOS反相器是如何運作，因此細節在此不予贅述。當該PMOS電晶體215與該NMOS電晶體216均被導通(turned on)時，反相器鏈219被供電(powered on)且該門控緩衝器210被致能，於一示範性的實施例中，XI+(X』I－、XI－、CLK)的一邊緣通過該門控緩衝器210而分別傳播，且若該門控緩衝器210被致能達一足夠久的時間，所述被傳播的邊緣最終會於一較遲的時間點分別導致X』I+(XO+、X』I－、XO－)的一邊緣。當該PMOS電晶體215與該NMOS電晶體均被停止導通(turned off)，反相器鏈219被斷電(powered off)且該門控緩衝器210被禁能，於一示範性的實施例中，該門控緩衝器210被「冷凍(frozen)」，也就是說該些反相器211、212、213、…、214的每一個的輸出電壓被保持住(held)，若該PMOS電晶體215與該NMOS電晶體216在XI+(X』I－、XI－、CLK)的各個邊緣通過各自的門控緩衝器210完成傳播前均被停止導通，該邊緣的傳播會被停止(halted)，但會在該PMOS電晶體215與該NMOS電晶體216再度被導通時被恢復(resumed)。該門控緩衝器210C與210D被致能，這是因為它們各自的PMOS電晶體215的柵極被耦接至VSS且它們各自的NMOS電晶體216被耦接至VDD，因此，XI－的一邊緣與CLK的一邊緣總是會分別通過該門控緩衝器210C與210D而傳播，且會在期間TGB3與TGB4後分別變成X』I－的一邊緣與XO－的一邊緣，其中期間TGB3與TGB4分別是該門控緩衝器210C與210D的傳播延遲。在另一方面，該門控緩衝器210A與210B只有在該致能信號EN被確立時(以及其邏輯互補信號ENB被停止確立時)被致能，因此，XI+(X』I+)的一邊緣只有在該致能信號被確立時能分別經由該門控緩衝器210A(210B)而傳播。圖2A的時序平移器200被適當設計，從而XI+的一邊緣不會不間斷地通過該串聯的門控緩衝器210AB而傳播，但總是會按照該時脈信號CLK的一邊緣而恢復傳播。通過這種方式，該時序信號XI依據該時脈信號CLK而被平移。
為確保圖2C的門控緩衝器210在導入一傳播延遲時不會引起極性反轉 (polarity inversion)，反相器鏈219中的串聯反相器的總數目必須為一偶數，這是因為串聯反相器的總數若為奇數會引起極性反轉。
於一示範性的實施例中，所述四個門控緩衝器210A、210B、210C與210D是相同的，它們具有相同的傳播延遲(當它們被致能時)，為了便於說明一示範性的實施例，假定一傳播延遲為TGB。圖2E顯示圖2A的時序平移器200的一示範性的時序圖，該致能信號EN原本為確立的(asserted)，時序信號成分XI+於時間點251時具有一上升緣251E，而時序信號成分XI－於時間點252具有一上升緣252E，時間點252與時間點251之間的差異為△，其是該輸入時序信號XI的一數值，XI－的上升緣252E經由該門控緩衝器210C傳播，並於時間點253時導致X』I－的一上升緣253E，時間點253與時間點252之間的差異為TGB，此是該門控緩衝器210C的傳播延遲為TGB，X』I－的上升緣253E於時間點253觸發該FSM 220以使其切換(toggle)，從而於時間點253時該致能信號EN被停止確立，因此，於時間點253時沿著該串聯門控緩衝器210AB傳播的XI+的上升緣251E被停止。然而，於時間點253時，XI+的上升緣251E已傳播達到一總時間為TGB+△，該時脈信號CLK於時間點254具有一上升緣254E，其觸發該FSM 220以使其再度切換，從而該致能信號EN於時間點254時再次被確立，這促使沿著該串聯門控緩衝器210AB傳播的XI+的上升緣251E再繼續進行，既然該串聯門控緩衝器210AB的總傳播延遲為2TGB，XI+的上升緣251E需要一額外的時間{2TGB－(TGB+△)＝TGB－△}來經由該串聯門控緩衝器210AB完成傳播。當XI+的上升緣251E於時間點255時經由該串聯門控緩衝器210AB完成傳播，其導致XO+的一上升緣255E，時間點255與時間點254之間的差異為TGB－△，其為XI+的上升緣251E於時間點254繼續進行傳播後XI+的上升緣251E經由該串聯門控緩衝器210AB完成傳播所需的時間。最後，該時脈信號CLK的上升緣254E通過該門控緩衝器210D傳播，於時間點256導致XO－的一上升緣256E，時間點256與時間點254之間的差異為TGB，其為該時脈信號CLK的上升緣254E經由該門控緩衝器210D傳播所需的時間，時間點256與時間點255之間的差異從而為△，因此，該輸出時序信號XO的值等於該輸入時序信號XI的值。既然除了一傳播延遲TGB外，XO－等同於該時脈信號CLK，該時序平移器200依據該時脈信號CLK所決定的一時序將該輸入時序信號XI平移為該輸出時 序信號XO，同時保留了該輸入時序信號XI的值。
值得注意的是所述四個門控緩衝器210A、210B、210C與210D相同一事僅是範例，而非圖2A的時序平移器200的運作功能上的必要條件，當此條件無法被維持住，該時序平移器200仍可能保有運作功能，但該時序平移器200可適當處理的該輸入時序信號XI的值的範圍可能會減少。
所述串聯門控緩衝器210AB也可被描述及闡釋為具有雙倍傳播延遲的單一門控緩衝器。於一示範性的實施例中，該門控緩衝器被描述及闡釋為該第一門控緩衝器210A與該第二門控緩衝器210B的串聯組合，藉此清楚說明該串聯門控緩衝器210AB的傳播延遲為該門控緩衝器210C與210D的傳播延遲的二倍。
本發明的另一實施例為偏移時序平移器(offset time shifter)200A如圖2F所示。除了該門控緩衝器210D被移除(或被繞過(bypassed))外，該偏移時序平移器200A完全等同於圖2A的時序平移器200，且該時序信號CLK直接用來取代該邏輯信號XO－，導致一替代的輸出時序信號X』O。於此示範性的實施例中，該替代的輸出時序信號X』O的值是等於該輸入時序信號XI的值減去該傳播延遲TGB，其為一固定的偏移量。
圖2F的偏移時序平移器200A也能用來實施一時序加法器(time adder)。圖3A依據一示範性的實施例顯示一時序加法器300A的一功能方塊圖。時序加法器300A包含：一第一偏移時序平移器310，用來依據一時脈信號CLK接收一第一時序信號X1(其組成包含二邏輯信號X1+與X1－)與輸出一邏輯信號X3+，其中X3+與該時脈信號CLK形成一第一偏移時序信號XO1；以及一第二偏移時序平移器320，用來依據該時脈信號CLK接收一第二時序信號X2(其組成包含二邏輯信號X2+與X2－)與輸出一邏輯信號X3－，其中X3－與該時脈信號CLK形成一第二偏移時序信號XO2，於此處，圖2F的偏移時序平移器200A的電路是用來當做該第一偏移時序平移器310與該第二偏移時序平移器320的一示範性的相對應結構。為了一示範性實施例的進一步說明，令該第一時序信號X1的值為△1，並令該第二時序信號X2的值為△2，如同前述說明，該第一偏移時序信號XO1的值為△1－TGB，且該第二偏移時序信號XO2的值為△2－TGB，因此，該時脈信號CLK與X3+之間的一時序差異為△1－TGB，且該時脈信號CLK與X3－之間的一時序差異為△2－TGB，故該邏輯信號X3－與 該邏輯信號X3+之間的一時序差異為△1－△2，因此，X3+與X3－共同形成一第三時序信號X3，其值為△1－△2。時序加法器300A因此接收該第一時序信號X1與該第二時序信號X2，並輸出該第三時序信號X3，藉此該第三時序信號X3的值是等於該第一時序信號X1的值減去該第二時序信號X2的值。該時序加法器300因此等效地將該第二時序信號X2從該第一時序信號X1中減去。
於另一示範性的實施例中，圖3B顯示一示範性的時序加法器300B的一架構圖。除了該二邏輯信號X2+與X2－於被該第二偏移時序平移器320接收前被對換(swapped)外，該示範性的時序加法器300B是等同於圖3A的時序加法器300A。由於該對換操作，該第三時序信號X3的值是等於該第一時序信號X1的值加上該第二時序信號X2的值，該時序加法器300B因此接收該第一時序信號X1與該第二時序信號X2，並輸出該第三時序信號X3，從而該第三時序信號X3的值是等於該第一時序信號X1的值加上該第二時序信號X2的值。
雖然本發明的實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域技術人員可依據本發明的明示或隱含的內容對本發明的技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求的專利保護範疇，換言之，本發明的專利保護範圍須視本說明書的權利要求所界定者為準。