可變電阻存儲器件及其製造方法
2023-06-08 00:44:41
可變電阻存儲器件及其製造方法
【專利摘要】一種可變電阻存儲器件包括具有垂直電晶體的半導體襯底，所述垂直電晶體具有分路柵，所述分路柵增加了垂直電晶體的柵極的面積。
【專利說明】可變電阻存儲器件及其製造方法
[0001]相關申請的交叉引用
[0002]本申請要求2012年12月14日向韓國專利局提交的申請號為10-2012-0146380的韓國專利申請的優先權，其全部內容通過引用合併於此。
【技術領域】
[0003]本發明構思涉及一種可變電阻存儲器件及其製造方法，且更具體而言，涉及一種利用電晶體作為存取器件的可變電阻存儲器件及其製造方法。
【背景技術】
[0004]非易失性存儲器件具有儲存其中的數據即使在電源關斷的情況下也不會被擦除的特性，因而非易失性存儲器件廣泛地被計算機、移動通信系統、存儲卡等採用。
[0005]快閃記憶體件典型地被廣泛地用作非易失性存儲器件。快閃記憶體件典型地具有含有層疊柵結構的存儲器單元。為了提高快閃記憶體件的可靠性和編程效率，必須改善隧道氧化物層的膜質量並且必須增加單元的稱合比(coupling ratio)。
[0006]目前已經提出了下一代的存儲器件，例如相變隨機存取存儲器(PCRAM)、電阻RAM(ReRAM)和磁阻 RAM (MRAM)。
[0007]作為典型的下一代存儲器件，PCRAM需要被配置成將電流選擇性地提供給相變電阻層的存取器件。目前，電晶體和二極體主要被用作PCRAM中的存取器件。
[0008]然而，電晶體具有低閾值電壓，但是電晶體佔據比二極體更大的面積。儘管二極體佔據比電晶體更小的面積，但是二極體具有比電晶體更大的閾值電壓。此外，如果二極體被布置在字線之上，則由於根據二極體的布置位置的字線電阻差會引起字線跳躍(word linebouncing)。
【發明內容】
[0009]根據示例性實施例的一個方面，提供了一種可變電阻存儲器件。所述可變電阻存儲器件可以包括:半導體襯底；多個垂直電晶體，所述多個垂直電晶體以固定間隔被布置在半導體襯底上；可變電阻區，所述可變電阻區形成在多個垂直電晶體中的每個垂直電晶體上；以及分路柵，所述分路柵被設置在相鄰的垂直電晶體之間的空間中，且被配置成與多個垂直電晶體中的每個垂直電晶體的柵極電連接。
[0010]根據示例性實施例的另一個方面，提供了一種製造可變電阻存儲器件的方法。所述方法可以包括以下步驟:在半導體襯底上形成多個垂直電晶體，所述多個垂直電晶體中的每個垂直電晶體包括柱體和包圍所述柱體下部的柵極；在柵極上柱體的側壁上形成第一間隔件和第二間隔件；將絕緣層掩埋在垂直電晶體之間；去除設置在柱體的一側上的第二間隔件、和絕緣層的上部來限定空間；以及將導電材料掩埋在所述空間中以形成分路柵。
[0011]根據示例性實施例的另一個方面，提供了一種半導體存儲器件。所述半導體存儲器件可以包括:柵極，所述每個柵極都包圍溝道柱體；以及分路柵，所述分路柵被設置在溝道柱體之間，且被配置成與相鄰的柵極中一個連接以延伸柵極的面積。
[0012]在以下標題為「【具體實施方式】」的部分中描述這些以及其他的特徵、方面和實施例。
【專利附圖】
【附圖說明】
[0013]從以下結合附圖進行的詳細描述中，本發明的主題的以上和其他的方面、特徵以及其他優點將變得更容易理解，其中:
[0014]圖1是說明根據一個示例性實施例的溝道柱體的布置的平面圖；
[0015]圖2A和2B、圖3A和3B、圖4A和4B、圖5A和5B、圖6A和6B、圖7A和7B、圖8A和SB是說明一種製造示例性可變電阻存儲器件的方法的截面圖；以及
[0016]圖9和10是說明示例性可變電阻存儲器件的截面圖。
【具體實施方式】
[0017]在下文中，將參照附圖來更詳細地描述示例性實施例。
[0018]本文參照截面圖來描述示例性實施例,截面圖是示例性實施例(以及中間結構)的示意性圖示。照此，可以預料到圖示的形狀變化是例如製造技術和/或公差的結果。因而，示例性實施例不應被解釋為限於本文所說明的區域的特定形狀，而是可以包括例如來自於製造的形狀差異。在附圖中，為了清楚起見，可能對層和區域的長度和尺寸進行誇大。相同的附圖標記在附圖中表示相同的元件。還要理解的是:當提及一層在另一層或襯底「上」時，其可以直接在另一層或襯底上，或也可以存在中間層。
[0019]圖1是說明根據一個示例性實施例的溝道柱體的布置的平面圖。圖2A和2B、圖3A和3B、圖4A和4B、圖5A和5B、圖6A和6B、圖7A和7B、圖8A和8B是說明一種製造可變電阻存儲器件的方法的截面圖。圖2A、圖3A、圖4A、圖5A、圖6A、圖7A和圖8A是沿著圖1的線a-a』(與字線平行的方向)截取的截面圖，圖2B、圖3B、圖4B、圖5B、圖6B、圖7B和圖8B是沿著圖1的線b-b』(與位線平行的方向)截取的截面圖。
[0020]參見圖1、圖2A和圖2B，刻蝕半導體襯底100的一部分以形成柱體100a。柱體IOOa可以被設置成如圖1所示的矩陣。每個柱體IOOa的上部區域變成漏極區，連接每個柱體IOOa的半導體襯底100變成存取器件的公共源極區，每個柱體IOOa在漏極區和公共源極區之間的部分變為存取器件的溝道區。可以通過單獨的雜質注入工藝來形成並限定漏極區和公共源極區。
[0021]將第一絕緣層110沉積在柱體IOOa和半導體襯底100的表面上，然後可以在柱體IOOa之間的空間中形成第二絕緣層115。第二絕緣層115被各向異性過刻蝕，以僅保留在每個柱體IOOa之間的空間的下部中。保留在柱體IOOa之間的空間中的第二絕緣層115可以限定隨後要形成的主柵的高度。此時，可以通過第二絕緣層115的各向異性刻蝕工藝來去除每個柱體IOOa的上表面上的第一絕緣層110和第二絕緣層115。
[0022]參見圖3A和3B，可以在第一絕緣層110的側面上形成第一間隔件120和第二間隔件125，所述第一絕緣層110形成在每個柱體IOOa的側壁上。第一間隔件120和第二間隔件125以包括絕緣層，且可以順序地或同時地形成。這裡，第一間隔件120用作保護包圍每個柱體IOOa的第一絕緣層110，而第二間隔件125可以是用作限定隨後要形成的分路柵(shunt gate)的犧牲層。第一間隔件120和第二間隔件125可以由具有比形成第二絕緣層115的材料的刻蝕選擇性更高的刻蝕選擇性的材料形成。
[0023]參見圖4A和4B，將由第一間隔件120和第二間隔件125暴露出的第二絕緣層115選擇性去除。可以利用溼法刻蝕方法來選擇性去除第二絕緣層115。通過去除第二絕緣層115，暴露出每個柱體IOOa的下部的側壁、和半導體襯底100的表面。
[0024]接著，沿著每個柱體IOOa暴露出的側壁和半導體襯底100暴露出的表面形成柵絕緣層130，並且在被柵絕緣層130包圍的間隔件內形成柵電極材料。例如，柵電極材料可以包括金屬，諸如選自鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鑰(MoN)、氮化鈮(NbN)、氮化鈦矽(TiSiN)、氮化鈦鋁(TiAIN)、氮化鈦硼(TiBN)、氮化鋯矽(ZrSiN)、氮化鎢矽(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAIN)、氮化鑰矽(MoSiN)、氮化鑰鋁(MoAIN)、氮化鉭矽(TaSiN)、氮化鉭鋁(TaAIN)、鈦(Ti)、鑰(Mo)、鉭(Ta)、矽化鈦(TiSi)、鈦鎢(TiW)、氧氮化鈦(TiON)、氧氮化鋁鈦鋁(TiAlON)、氧氮化鎢(WON)或氧氮化鉭(TaON)。可替選地，柵電極材料可以包括半導體，諸如摻雜的多晶矽或矽鍺(SiGe)。
[0025]接著，利用第二間隔件125作為掩模來將柵電極材料和柵絕緣層130圖案化，以限定主柵(或包圍柵(surround gate)) 135。在圖4A中，Hl是當從字線方向觀察時主柵135之間的空間。
[0026]參見圖5A和5B，將第三絕緣層140掩埋在柵電極135之間的空間Hl中。執行傾斜離子注入工藝(tilt ion implantation process)以將雜質離子注入到垂直於半導體襯底100而形成的第二間隔件125中。傾斜離子注入工藝利用諸如氬(Ar)離子和氫(H)離子的各種離子，並破壞第二間隔件125。此時，第三絕緣層140的上部區域也被傾斜離子注入工藝破壞。
[0027]參見圖6A和6B，將被傾斜離子注入工藝破壞的第二間隔件125和第三絕緣層140選擇性去除以限定分路柵形成區H2。如所周知，材料的刻蝕速率可以根據離子注入的破壞程度而變化。在示例性實施例中，破壞的第二間隔件125、和第三絕緣層140的破壞部分可以基於破壞的程度而被選擇性去除，以限定分路柵形成區H2。分路柵形成區H2暴露出主柵135。附圖標記140a表示剩餘的第三絕緣層。
[0028]參見圖7A和7B，將導電材料提供在分路柵形成區H2中，以形成與主柵接觸的分路柵 145。導電材料可以包括，例如:W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoSiN、MoAIN、TaSiN、TaAIN、T1、Mo、Ta、TiS1、Tiff, TiON、TiAlON、WON 或TaON。可替選地，導電材料可以包括半導體，諸如摻雜的多晶矽層或矽鍺(SiGe)。分路柵145與主柵135電連接以延伸主柵135的面積，並且因而減小總的柵電阻。
[0029]參見圖8A和8B，層間絕緣層150形成在形成有分路柵145的半導體襯底上，然後被刻蝕以暴露每個柱體100a。因此，限定了可變電阻區PCA。加熱電極155通過現有的方法形成在可變電阻區PCA的下部中。耐熱間隔件160形成在可變電阻區PCA的側壁上。可變電阻層165形成在可變電阻區PCA中。此時，可變電阻層165可以包括:用作ReRAM的材料的PCMO層、用作PCRAM的材料的硫族化物層、用作MRAM的材料的磁性層、用作自旋轉移力矩磁阻RAM (STTMRAM)的材料的反磁化器件層、或用作聚合物RAM (PoRAM)的材料的聚合物層。位線170形成在包括可變電阻層165的半導體襯底上。
[0030]根據示例性實施例，可變電阻存儲器件利用具有包圍柱體的包圍柵結構的垂直電晶體作為存取器件，與相關【技術領域】中的電晶體相比，提供了低的閾值電壓並減小了存取器件的面積。
[0031]此外，與包圍柵連接的分路柵形成在柱體之間的空間中，使得柵極面積增加以減小柵電阻，並且字線電阻提高以減少字線跳躍。
[0032]在柱體、第一絕緣層110以及第一間隔件120插入在分路柵之間的情況下將分路柵設置成具有足夠的絕緣層厚度。因此，也可以改善電容特性並進一步減小字線跳躍。
[0033]如圖9所示，分路柵的第一部分145a_l和分路柵的第二部分145a_2可以被形成為在可變電阻區PCA之間延伸。分路柵的第一部分145a-l在每個柱體IOOa之間的空間中延伸，而分路柵的第二部分145a-2在可變電阻層165之間的空間中延伸。因而，分路柵的第二部分145a-2被完全設置在可變電阻層165之間。此外,在與襯底的表面平行的方向上，分路柵的第二部分145a-2比分路柵的第一部分145a-l更寬。根據示例性實施例，可以通過分路柵的第一部分145a-l和分路柵的第二部分145a-2來增加柵電極的面積。
[0034]如圖10所示，分路柵的第一部分145a、分路柵的第二部分145b可以被形成為在可變電阻區PCA之間延伸。分路柵的第一部分145a在每個柱體IOOa之間的空間中延伸，而分路柵的第二部分145b在每個柱體IOOa之間以及在可變電阻層165之間的空間中延伸。此外，在與襯底的表面平行的方向上，分路柵的第二部分145b比分路柵的第一部分145a更寬。根據示例性實施例，可以通過分路柵的第一部分145a和分路柵的第二部分145b來增加柵電極的面積。
[0035]在如示例性實施例形成分路柵145之後，可以通過形成附加導電層，並將附加導電層圖案化以與分路柵145電連接，來形成分路柵設置在可變電阻層165之間的部分，使得可以形成延伸的分路柵145a-l和145a-2以及145a和145b。這裡，附圖標記146是用於限定設置在可變電阻層165之間的分路柵的硬掩模，而附圖標記170表示位線。
[0036]上述示例性實施例是說明性的，而不是限制性的。各種替換和等同是可以的。本發明不限於本文描述的實施例。本發明也不限於任何特定類型的半導體器件。考慮到本公開的內容，其它的添加、刪減或修改也是顯然的，並且意在落入所附權利要求的範圍內。
【權利要求】
1.一種可變電阻存儲器件，包括: 半導體襯底，所述半導體襯底具有長度和寬度； 多個垂直電晶體，所述多個垂直電晶體沿著與所述半導體襯底的長度和寬度垂直的方向從所述半導體襯底的表面延伸，所述多個垂直電晶體以固定間隔布置在所述半導體襯底上； 可變電阻區，所述可變電阻區形成在所述多個垂直電晶體中的每個垂直電晶體上；以及 分路柵，所述分路柵被設置在相鄰垂直電晶體之間的空間中，且被配置成與所述多個垂直電晶體中的每個垂直電晶體的柵極電連接。
2.如權利要求1所述的可變電阻存儲器件，其中，所述多個垂直電晶體中的每個垂直電晶體包括: 柱體，所述柱體沿著與所述半導體襯底的長度和寬度垂直的方向從所述半導體襯底的表面延伸；以及 包圍柵，所述包圍柵包圍所述柱體的下部區域。
3.如權利要求2所述的可變電阻存儲器件，其中，所述分路柵與相鄰的包圍柵連接。
4.如權利要求1所述的可變電阻存儲器件，其中，所述分路柵沿著與所述半導體襯底的長度和寬度垂直的方向從所述半導體襯底的表面延伸，所述分路柵包括: 第一部分，所述第一部分與相鄰的包圍柵接觸，以及` 第二部分，所述第二部分與所述第一部分連接，其中，在與所述半導體襯底的表面平行的方向上所述第二部分比所述第一部分更寬。
5.如權利要求4所述的可變電阻存儲器件，其中，所述第二部分在所述可變電阻區之間的空間中延伸。
6.如權利要求4所述的可變電阻存儲器件，其中，絕緣間隔件被插入在所述第一部分和所述柱體之間。
7.—種製造可變電阻存儲器件的方法，所述方法包括以下步驟: 形成多個垂直電晶體，所述多個垂直電晶體沿著與所述半導體襯底的長度和寬度垂直的方向，從所述半導體襯底的表面延伸，所述多個垂直電晶體中的每個垂直電晶體包括柱體和包圍所述柱體下部的柵極； 在所述柱體的側壁上形成第一間隔件和第二間隔件； 在所述多個垂直電晶體之間形成絕緣層； 通過去除所述第二間隔件、和所述絕緣層的上部來限定空間；以及 將導電材料提供在所述空間中以形成分路柵。
8.如權利要求7所述的方法，還包括以下步驟: 在所述分路柵之間的每個所述垂直電晶體上形成加熱電極；以及 在所述加熱電極上形成可變電阻層。
9.如權利要求7所述的方法，其中，限定空間的步驟還包括以下步驟: 破壞所述第二間隔件、和所述絕緣層的上部；以及 選擇性地去除所述第二間隔件、和所述絕緣層的上部。
10.如權利要求9所述的方法，其中，所述第二間隔件、和所述絕緣層的上部通過傾斜離子注入工藝而被破壞。
11.如權利要求7所述的方法，還包括以下步驟: 將導電層沉積在所述半導體襯底和所述分路柵上； 將所述導電層圖案化以在所述垂直電晶體之間的空間中形成與所述分路柵連接的分路柵延伸部；以及 在所述分路柵延伸部兩側處的每個垂直電晶體上形成加熱電極和可變電阻層。
12.如權利要求11所述的方法，還包括以下步驟: 在所述分路柵上形成附加柵層；以及 在每個所述垂直電晶體上形成可變電阻結構。
13.如權利要求12所述的方法，其中，形成所述可變電阻結構的步驟包括以下步驟: 在每個所述垂直電晶體上形成加熱電極；以及 在所述加熱電極上形成可變電阻材料層。
14.一種半導體存儲器件，包括: 柵極，所述柵極包圍柱體；以及 分路柵，所述分路柵被設置在所述柱體之間，其中，每個分路柵與相應的柵極連接以延伸所述相應柵極的面積。``
【文檔編號】H01L45/00GK103872067SQ201310221335
【公開日】2014年6月18日 申請日期:2013年6月5日 優先權日:2012年12月14日
【發明者】樸南均 申請人:愛思開海力士有限公司