Cmos器件金屬柵極及其形成方法
2023-06-08 09:48:56 1
專利名稱：Cmos器件金屬柵極及其形成方法
技術領域：
本發明涉及微電子技術中的CMOS(互補金屬氧化物半導體)器件領域，且更具體地涉及CMOS器件金屬4冊極及其形成方法。
背景技術：
隨著微電子技術的迅速發展，微電子技術的核心-CMOS技術已經成為現代電子產品中的支撐技術。幾十年來，邏輯晶片製造商一直採用二氧化矽
(Si02)作為柵介質並且採用重摻雜的多晶矽(poly-Si)作為柵電極材料。這種組合一直持續到90納米技術代。隨著特徵尺寸不斷縮小，CMOS電晶體中的Si02柵介質尺寸已臨近極限，例如，在採用65納米工藝時，Si02柵的厚度已降至1.2納米，約為5個矽原子層厚度，如果再進一步縮小，則漏電流和功耗將急劇增加。同時，由多晶矽柵電極所引起的摻雜硼原子擴散、多晶矽耗盡效應(poly-depletion)、以及過高的柵電阻等問題也變得越來越嚴重。對於32納米及以下各技術代，急劇增加的漏電流和功耗等問題急需通過新材料、新工藝及新器件結構的開發來解決。
目前國際範圍內的各主要半導體公司都已開始著手面向32納米及以下技術代的"高k/金屬柵"技術的開發。據英特爾公司報導，採用高介電常數
(k)柵介質材料後，其漏電流可降為原來的十分之一，但隨之而來的是CMOS器件的閾值電壓控制問題。由於CMOS工藝需要同時具備NMOS與POMS器件，因而為了實現最大限度的優化器件性能，要求NMOS和PMOS器件的閾值電壓在保持絕對值大致相等的前提下儘可能降低閾值電壓數值。利用合適的金屬柵極材料來調節有效功函數，進而降低器件闊值電壓是
目前最直接、可行和有效的方法。影響有效功函數的工藝因素包括高k和金屬柵極材料、高k/金屬柵極界面質量、高k/矽襯底間界面層質量等。不過，目前通過這些工藝因素調節有效功函數的方式效果不佳，而且其過程複雜，
因而所形成的CMOS器件無法滿足納米CMOS器件閾值電壓的要求。
發明內容
有鑑於此，本發明提供一種形成CMOS器件的金屬柵極結構的方案，其中，通過改變CMOS器件金屬柵極的厚度，調節金屬柵極材料在高k柵介質上的有效功函數，從而可調節高k柵介質/金屬柵極結構CMOS器件的閾1直電壓。
根據本發明的一個方面，提供一種用於CMOS器件的金屬柵極結構，包括界面層；高k柵介質層；和金屬柵極材料層，其特徵在於，所述金屬柵極材料層中的NMOS區域與PMOS區域具有不同的厚度。
在一個實施例中，所述金屬柵極材料層中的NMOS區域和PMOS區域具有相同的或同類的結構。
在一個實施例中，所述高k柵介質層中的NMOS區域與PMOS區域具有相同的或不同的組分和/或結構。
在一個實施例中，所述高k柵介質層是單層或多層的結構。
在一個實施例中，所述金屬柵極材料層包含以下材料中的至少 一種TiN、 TaN、 MoN、 HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaC、 HfC、 TaSiC、HfSiC、 Pt、 Ru、 Ir、 W、 Mo、和金屬全矽化物，及其它們的組合。
在 一 個實施例中，所述高k柵介質層包含以下材料中的至少 一 種H fO 2 、HfSiOx、 HfON、 HfS證、HfA10x、 A1203、 Zr02、 ZrSiOx、 Ta205、 La203、HfLaOx、 LaA10x、 LaSiOx、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、SiNy、 SiON、 SK)2、以及它們的組合。
在一個實施例中，所述金屬柵極結構的厚度的範圍為0.5至100納米，優選地為1至26納米，更優選地為2至18納米。根據本發明的另一方面，提供一種形成CMOS器件的金屬柵極結構的
方法，其特徵在於，該方法包括以下步驟
A、 在襯底上形成界面層；
B、 在所述界面層上形成高k柵介質層；
C、 在所述高k柵介質層上形成金屬柵極材料層，使得在所述金屬柵極材料層中的NMOS區域和PMOS區域具有不同厚度。
在一個實施例中，步驟C包括
Dl、在所述高k柵介質層上形成厚度相同的初始金屬柵極材料層；D2、在所述初始金屬柵極材料層上的NMOS區域或PMOS區域上進行局部蝕刻，從而使所述金屬柵極材料層中的NMOS區域和PMOS區域具有不同厚度；或者在所述初始金屬柵極材料層上的NMOS區域或PMOS區域上進行局部附加沉積，從而使所述金屬柵極材料層中的NMOS區域和PMOS區域具有不同厚度。
在一個實施例中，根據所述金屬柵極材料層的厚度調節金屬柵極材料在高k柵介質上的有效功函數，使得所述有效功函數能夠被調整的範圍為0.1至1.1電子伏特，優選地為0.2至0.8電子伏特，更優選地為0.5至0.7電子伏特。
在一個實施例中，所述金屬柵極材料層中的NMOS區域和PMOS區域形成為具有相同的或同類的結構。
在一個實施例中，所述高k柵介質層中的NMOS區域與PMOS區域形成為具有相同的或不同的組分和/或結構。
在一個實施例中，所述高k柵介質層形成為單層或多層的結構。
在一個實施例中，採用真空物理濺射沉積、金屬有機化學氣相沉積或原子層沉積形成以下中的至少一種所述高k柵介質層、所述金屬柵極材料層，和所述初始金屬柵極材料層。
綜上所述，通過本發明所提供的技術方案，通過改變金屬柵極的薄膜層厚度，能夠使金屬柵極材料在相同高k上的有效功函數值發生明顯變化，而以簡單有效的方式調節有效功函數，並進而可有效調節高k 4冊介質/金屬
柵極結構CMOS器件的閾值電壓，從而使所形成的CMOS器件滿足納米CMOS器件閾值電壓的要求。此外，利用本發明提供的技術方案，可以簡化高k柵介質/金屬4冊才及結構CMOS器件的加工流程，不^f又可以減少雙金屬才冊薄膜的沉積工藝，而且還可以克服雙金屬柵結構的複雜圖樣蝕刻問題。
圖1至7是根據本發明第一實施例的示意圖，其中例示出用於形成CMOS器件金屬^^及結構的技術方案。
圖8-10是根據本發明第二實施例的示意圖，其中例示出用於形成CMOS器件金屬柵極結構的技術方案的一部分。
具體實施例方式
根據本發明提供的技術方案，通過改變CMOS器件金屬柵極的薄膜層厚度，能夠使金屬柵極材料在相同高k上的有效功函數發生明顯變化，從而以簡單有效的方式實現對有效功函數以及CMOS器件閾值電壓的調節，並因而使所形成的CMOS器件能夠滿足納米CMOS器件閾值電壓的要求。
為使本發明的目的、技術方案和優點更加清楚，下面結合附圖對本發明作進一步的詳細描述。
在本發明的第一實施例中，如圖1-7所示，其中非限制性示例的形式例示出用於形成CMOS器件金屬柵極結構的技術方案。具體如下
步驟101:如圖l所示，在圖中下方的已完成前期工藝處理的矽襯底上生長界面層，例如Si02界面層。其中，Si02界面層的厚度可在0至5納米的範圍內，優選地在0至1納米的範圍內，且更優選地在0至0.7納米的範圍內，例如為0.5納米。
步驟102:如圖2所示，在Si02界面層上沉積高k柵介質層，例如Hf02薄膜層。其中，Hf02薄膜層的厚度可在2至10納米的範圍內，優選地在2至6納米的範圍內，且更優選地在2至4納米的範圍內，例如為3納米。 步驟103:如圖3所示，在上述高k柵介質層(例如Hf02薄膜層)上
沉積金屬柵極材料層，例如TaC薄膜層。其中，TaC薄膜層的厚度可在0.5
至100納米的範圍內，優選地在1至26納米的範圍內，且更優選地在2至
18納米的範圍內，例如為15納米。
步驟104:如圖4所示，在金屬柵極材料層(例如TaC薄膜層)上塗覆
光刻膠層。其中，光刻膠層的厚度可在0.3至2微米的範圍內，優選地在0.3
至1.5微米的範圍內，且更優選地在0.3至1.2微米的範圍內，例如為0.8微米。
步驟105:如圖5所示，對於光刻膠層進行圖樣光刻。
步驟106:如圖6所示，在金屬柵極材料層(例如TaC薄膜層)的P型 金屬氧化物半導體(PMOS)區域上進行局部蝕刻，例如進行幹法蝕刻，蝕 刻至5納米處停止，即，TaC薄膜層的PMOS區域上剩餘厚度為5納米。其 中TaC薄膜層的PMOS區域上剩餘厚度可在0.5至20納米的範圍內，優選 地在l至15納米的範圍內，且更優選地在2至IO納米的範圍內。
步驟107:去除殘餘光刻膠。然後，再次塗覆光刻膠，進行圖樣光刻以 形成柵極結構，如圖7所示。所形成的柵極結構的整體厚度，可在0.5至100 納米的範圍內，優選地在1至26納米的範圍內，且更優選地在2至18納米 的範圍內，例如為15納米。
在本發明的第二實施例中，如圖1、 2、 8-10所示，其中非限制性示例 的形式例示出用於形成CMOS器件金屬柵極結構的技術方案，其中，圖1 和2的方案與本發明第一實施例的情況基本相同，而圖8- 10的方案則與其 不同。具體如下
步驟201:如圖1所示，在圖中下方的已完成前期工藝處理的矽襯底上 生長界面層，例如Si02界面層。其中，Si02界面層的厚度可在0至5納米 的範圍內，優選地在0至1納米的範圍內，且更優選地在0至0.7納米的範 圍內，例如為0.5納米。步驟202:如圖2所示，在Si02界面層上沉積高k柵介質層，例如Hf02 薄膜層。其中，Hf02薄膜層的厚度可在2至IO納米的範圍內，優選地在2 至6納米的範圍內，且更優選地在2至4納米的範圍內，例如為3納米。
步驟203:如圖8所示，在上述高k柵介質層(例如Hf02薄膜層)上 沉積金屬柵極材料層，例如TaC薄膜層。其中，TaC薄膜層的厚度可在0.5 至100納米的範圍內，優選地在1至26納米的範圍內，且更優選地在2至 18納米的範圍內，例如為15納米。
步驟204:如圖9所示，在金屬柵極材料層(例如TaC薄膜層)的N 型金屬氧化物半導體(NMOS)區域上局部沉積具有附加厚度的TaC。其中， 附加厚度可在0.5至100納米的範圍內，優選地在1至26納米的範圍內， 且更優選地在2至18納米的範圍內，例如為15納米。
步驟205:塗覆光刻膠，進行圖樣光刻以形成柵極結構，如圖10所示。 所形成的柵極結構的整體厚度，可在0.5至100納米的範圍內，優選地在5 至26納米的範圍內，且更優選地在5至18納米的範圍內，例如為15納米。
如上所述，根據本發明提供的方法，通過在CMOS結構的NMOS和 PMOS區域上採用相同類型但不同厚度的金屬柵極結構來調節金屬柵極材 料在高k柵介質上的有效功函數。這是因為，金屬柵極材料的有效功函數會 隨著材料物理性質的改變而改變，如材料的結晶性、晶相、以及晶粒大小等 等。具體而言，通過本發明提供的以上方式，形成的柵極結構的厚度在0.5 至100納米的範圍內，在這種情況下，能夠被調整的有效功函數數值能夠在 0.1至1.1電子伏特範圍內明顯變化。
進一步地，通過對有效功函數的調節，能夠有效調節高k柵介質/金屬 柵極結構CMOS器件的閾值電壓。
在前述實施例中的各步驟中(例如，步驟102和202中)，採用Hf02 形成高k柵介質，不過，除此以外，高k柵介質也可通過以下材料中的至少 一種形成Hf02、 HfSiOx、 HfON、 HfSiON、 HfA10x、 A1203、 Zr02、 ZrSiOx、 Ta205、 La203、 HfLaOx、 LaA10x、 LaSiOx、及上述材料的氮化物、上述材料
10的氮氧化物、其他稀土元素的氧化物、其他稀土元素的氮化物、SiNy、 SiON、 Si02、以及上述材料的各種組合。
在前述實施例中的各步驟中(例如，步驟103和203中)，採用TaC 形成金屬柵極，不過，除此以外，金屬柵極也可通過以下材料中的至少一種 形成TiN、 TaN、 MoN、 HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaC、 HfC、 TaSiC、 HfSiC、 Pt、 Ru、 Ir、 W、 Mo、和金屬全矽化物(full silicide/FUSI， 如PtSix、 NiSix等)，以及上述材料的各種組合。
在以上實施例中所述的高k柵介質和金屬棚-極可以通過多種方式形成， 例如真空物理濺射沉積(PVD)、金屬有機化學氣相沉積(MOCVD)、 或原子層沉積(ALD)等。
在CMOS器件的結構中，NMOS和PMOS可以採用相同的柵極結構。 不過在不背離本發明的範圍的情況下，如果需要，NMOS和PMOS也可以 採用相似的甚至不同的^f冊極結構。
在CMOS器件的結構中，高k柵介質結構可以是單層的高k柵介質層 結構；或者，高k柵介質結構也可以是多層的高k柵介質層結構，例如，其 可以是具有相同或不同的厚度和/或成分的多層結構。
在CMOS器件的結構中，NOMS和POMS可以採用同 一種高k柵介質 的結構，或者可以採用不同高k柵介質的結構。
在前述第一實施例的步驟106中，在薄膜層的PMOS區域上進行局部 蝕刻，不過，如果需要，在另一實施例中，也可在薄膜層的NOMS區域上 進行局部蝕刻。在前述第二實施例的步驟204中，在薄膜層的NMOS區域 上進行局部沉積，不過，如果需要，在另一實施例中，也可在薄膜層的POMS 區域上進行局部沉積。
根據本發明的另一方面，通過如上所述的技術方案，還提供一種CMOS
器件的結構，其中，在高k柵介質層中的NMOS和PMOS區域沉積有不同
厚度的金屬柵極材料(例如TaC),使得所沉積金屬柵極材料在高k柵介質
上具有不同的有效功函數。這樣，所形成的高k柵介質/金屬柵極結構CMOS器件能夠滿足納米CMOS器件閾值電壓的要求。
由上可知，在本發明所提供的技術方案中，可以採取以下步驟在準備 好的矽襯底上生長Si02界面層；在該界面層上沉積高k柵介質層(例如Hf02 薄膜層)，在高k柵介質層的NMOS和PMOS區域上分別沉積不同厚度的 金屬柵極材料(例如TaC)，使得所沉積的金屬柵極材料在高k柵介質材料 上的有效功函數不同，由此控制調節CMOS器件閾值電壓。
綜上所述，通過本發明所提供的技術方案，通過改變金屬柵極的厚度，
以筒單有效的方式實現對有效功函數的調節，並進而可有效調節高k柵介質 /金屬柵極結構CMOS器件的閾值電壓，由此得到能夠滿足納米CMOS器件 的閾值電壓要求的高k柵介質/金屬柵極結構CMOS器件。此外，利用本發 明提供的技術方案，可以簡化高k柵介質/金屬柵極結構CMOS器件的加工 流程，不僅可以減少雙金屬柵薄膜的沉積工藝，而且還可以克服雙金屬柵結 構的複雜圖樣蝕刻問題。
以上描述的實施例僅是本發明提供的優選實施方案，而並非用於限定本 發明的保護範圍。應當指出，對本技術領域的普通技術人員而言，在不脫離 本發明原理的前提下，還可進行各種改進和變化，比如增加、刪減、替換或 合併某些功能單元A莫塊，而這些改進和變化也在本發明的保護範圍之內。
權利要求
1、一種用於互補金屬氧化物半導體器件的金屬柵極結構，包括界面層；高介電常數柵介質層；和金屬柵極材料層，其特徵在於，所述金屬柵極材料層中的NMOS區域與PMOS區域具有不同的厚度。
2、 根據權利要求1所述的金屬柵極結構，其特徵在於， 所述金屬柵極材料層中的NMOS區域和PMOS區域具有相同的或同類的結構。
3、 根據前述任一權利要求所述的金屬柵極結構，其特徵在於， 所述高介電常數柵介質層中的NMOS區域與PMOS區域具有相同的或不同的組分和/或結構。
4、 根據前述任一權利要求所述的金屬柵極結構，其特徵在於，所述高介電常數柵介質層是單層或多層的結構。
5、 根據前述任一權利要求所述的金屬柵極結構，其特徵在於， 所述金屬柵極材料層包含以下材料中的至少一種TiN、 TaN、 MoN、HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaC、 HfC、 TaSiC、 HfSiC、 Pt、 Ru、 Ir、 W、 Mo、和金屬全石圭化物，及其它們的組合。
6、 根據前述任一權利要求所述的金屬柵極結構，其特徵在於， 所述高介電常數柵介質層包含以下材料中的至少一種Hf02、 HfSiOx、H固、HfS認、HfA10x、 A1203、 Zr02、 ZrSiOx、 Ta205、 La203、 HfLaOx、 LaA10x、 LaSiOx、以上所述材料的氮化物、以上所述材料的氮氧化物、其他 稀土元素氧化物、其他稀土元素氮化物、SiNy、 SiON、 Si02、以及它們的組 合。
7、 根據前述任一權利要求所述的金屬柵極結構，其特徵在於， 所述金屬柵極結構的厚度的範圍為0.5至100納米，優選地為1至26納米，更優選地為2至18納米。
8、 一種形成互補金屬氧化物半導體器件的金屬柵極結構的方法，其特徵在於，該方法包括以下步驟A、 在襯底上形成界面層；B、 在所述界面層上形成高介電常數柵介質層；C、 在所述高介電常數柵介質層上形成金屬柵極材料層，使得在所述金屬柵極材料層中的NMOS區域和PMOS區域具有不同厚度。
9、 根據權利要求8所述的方法，其特徵在於，步驟C包括Dl、在所述高介電常數柵介質層上形成厚度相同的初始金屬柵極材料層；D2、在所述初始金屬柵極材料層上的NMOS區域或PMOS區域上進行局部蝕刻，從而使所述金屬柵極材料層中的NMOS區域和PMOS區域具有不同厚度；或者在所述初始金屬柵極材料層上的NMOS區域或PMOS區域上進行局部附加沉積，從而使所述金屬柵極材料層中的NMOS區域和PMOS區域具有不同厚度。
10、 根據權利要求8-9中任一項所述的方法，其特徵在於，根據所述金屬柵極材料層的厚度而調節金屬柵極材料在高介電常數柵介質上的有效功函數，使得所述有效功函數能夠被調整的範圍為0.1至1.1電子伏特，優選地為0.2至0.8電子伏特，更優選地為0.5至0.7電子伏特。
11、 根據權利要求8-10中任一項所述的方法，其特徵在於，所述金屬柵極材料層中的NMOS區域和PMOS區域形成為具有相同的或同類的結構。
12、 根據權利要求8-11中任一項所述的方法，其特徵在於，所述高介電常數柵介質層中的NMOS區域與PMOS區域形成為具有相同的或不同的組分和/或結構。
13、 根據權利要求8-12中任一項所述的方法，其特徵在於，所述高介電常數柵介質層形成為單層或多層的結構。
14、 根據權利要求8-13中任一項所述的方法，其特徵在於，採用真空物理濺射沉積、金屬有機化學氣相沉積或原子層沉積形成以下中的至少一種所述高介電常數柵介質層、所述金屬柵極材料層，和所述初始金屬柵極材料層。
全文摘要
本發明提供一種CMOS器件金屬柵極及其形成方法。通過本發明所提供的技術方案，通過改變金屬柵極的厚度，能夠使金屬柵極材料在相同高介電常數柵介質上的有效功函數值發生明顯變化，從而能夠以簡單有效的方式實現對有效功函數的調節，並進而可有效調節高k柵介質/金屬柵極結構CMOS器件的閾值電壓，由此得到能夠滿足納米CMOS器件的閾值電壓要求的高k柵介質/金屬柵極結構CMOS器件。此外，利用本發明提供的技術方案，可以簡化高k柵介質/金屬柵極結構CMOS器件的加工流程，不僅可以減少雙金屬柵薄膜的沉積工藝，而且還可以克服雙金屬柵結構的複雜圖樣蝕刻問題。
文檔編號H01L29/423GK101494236SQ20091007842
公開日2009年7月29日 申請日期2009年2月20日 優先權日2009年2月20日
發明者王文武, 陳世傑, 陳大鵬 申請人:中國科學院微電子研究所