半導體器件及其測試方法
2023-05-31 18:04:51
專利名稱：半導體器件及其測試方法
技術領域：
本發明涉及半導體器件和測試方法，例如涉及通過將幾個不同功能的多個半導體晶片搭載在一個安裝基板上而作為實質上一個半導體集成電路器件一體構成的半導體器件和其測試方法中採用的有效技術。
背景技術：
在所謂的多晶片模塊技術中，將多個半導體晶片搭載在具有多個內部布線和多個外部端子的搭載基板上，使這多個半導體晶片和搭載基板成為一體化的器件。通過搭載基板中的內部布線，進行半導體晶片和外部端子的電連接、以及多個半導體晶片的相互必要的電連接。作為一體的或一個半導體器件構成的多晶片模塊被測試是否具有所需的功能。
在(日本)特開平8-334544號公報中，公開了有關多晶片模塊的裸片不良檢測裝置的發明。根據該公報記載的發明，將裸片和與該裸片相同邏輯結構的封裝晶片搭載在試驗板上，通過比較兩者的輸出信號來進行裸片好壞的判定。更詳細地說，該公報的技術是在多個封裝晶片和多個裸片中，除了一個以外對其他進行禁止，比較對應的兩者的信號來鑑別裸片的不良(稱為現有技術1)。
在(日本)特開2000-111617號公報中，提出對搭載於多晶片模塊中的半導體晶片具有分別單獨供給電源的結構，通過僅對作為試驗對象的半導體晶片供給電源來單獨進行實驗(稱為現有技術2)。
在(日本)特開2000-22072號公報和(日本)特開平5-13662號公報中，提出在多晶片模塊中設置試驗用的輸入路徑和輸出路徑，具有可在通常動作時和試驗時進行路徑切換的端子，在構成多晶片模塊的晶片內設置切換試驗用和通常動作用的輸入路徑和輸出路徑的功能，並且追加作為構成新的多晶片模塊的晶片(稱為現有技術3)。
半導體技術的進步具有以下的技術方向將微計算機用晶片、DRAM晶片、快閃記憶體存儲器用晶片這樣的用於構成電子系統的多個半導體晶片作為整體構成為一個封裝形態的半導體器件。
即，不是多個半導體晶片，而是使用將每個半導體晶片通過QFP(Quad Flat Package；方形扁平封裝)、CSP(Chip SizePackage或Chip Scale Package；晶片尺寸封裝)、BGA(Ball GridArray；網格焊球陣列)的普通封裝技術進行封裝的多個半導體器件，在將多個半導體器件安裝在印刷電路板這樣的安裝基板上時，難以減小半導體晶片間的距離和其布線距離，布線造成的信號延遲增大，在器件高速化、小型化上產生制約。
相反，在多晶片模塊技術中，將被稱為裸片的十分小型形態的多個半導體晶片形成為一個封裝形態的半導體器件，所以可以縮短各晶片間的布線距離，可以提高半導體器件的特性。而且，通過將多個晶片形成為一個封裝，可以使半導體器件小型化，並且減小其安裝面積，從而將半導體器件小型化。
作為構成多晶片模塊的半導體晶片，例如，如微計算機用晶片、與這樣的微計算機用晶片結合的DRAM或快閃記憶體存儲器用晶片那樣，期望選擇相互密切關聯的晶片。在選擇這樣的相互密切關聯的多個半導體晶片的組合時，可以充分產生多晶片模塊的特徵。期望可以實施與作為這樣的多晶片模塊整體功能有關的試驗和各個晶片自身試驗的兩方面的試驗。
但是，在上述現有技術1至3中無論如何考慮與上述多晶片模塊的特徵相關聯，都僅考慮了使各個晶片獨立動作的情況。例如，在現有技術1中，如果微計算機用晶片動作，則響應存儲器電路的動作僅是偶爾的微計算機用晶片動作，也不能實施微計算機晶片對內置存儲器電路進行存取的複合試驗。
在現有技術2中，由於將電源分離，所以僅顧及各個半導體晶片獨立進行的試驗。而且，沒有顧及通過沒有供給動作電壓的半導體晶片的信號漏洩，難以分清是作為試驗對象的半導體晶片的不良，還是因插入電源被切斷的半導體晶片的信號漏洩產生的不良。再有，在通常動作中，分別供給各半導體晶片的電源，所以半導體晶片間的電源電壓的微小電位差在半導體晶片間的信號傳送中成為偏差，在跨過電源切斷部的信號中產生反射的噪聲，並且使高速動作時的抗噪聲性惡化，有損害多晶片模塊原來的長處的副作用。
在現有技術3中，也存在以下問題只顧及各個半導體晶片單獨進行的試驗，外部端子的大幅度增加和開發新的晶片期間的費用，而且因追加具有切換輸入路徑和輸出路徑功能的晶片而增加構成多晶片模塊的晶片，從而導致製造成本增加。
發明內容
本發明的目的在於提供可維持多晶片模塊的性能，並且可進行可靠性高的試驗的半導體器件和試驗方法。本發明的上述和其他目的及新的特徵，通過說明書的描述和附圖將變得明顯。
在本申請公開的發明中，如果簡要說明代表性的發明概要，則如下所述。將接受來自第1半導體晶片的動作指示，包含與該指示對應的信號輸出動作的第2半導體晶片搭載在安裝部件上，在這樣的安裝部件中設置使所述第1和第2半導體晶片相互連接的內部布線和連接到所述內部布線的外部端子，構成多晶片模塊，並且在模塊內部設置選擇性地使從第1半導體晶片對第2半導體晶片的動作指示無效的信號路徑。
在本申請公開的發明中，如果簡要說明另一代表性的發明概要，則如下所述。作為一種半導體器件的測試方法，該半導體器件將接受來自第1半導體晶片的動作指示，包含與該指示對應的信號輸出動作的第2半導體晶片搭載在安裝部件上，在這樣的安裝部件中設置使所述第1和第2半導體晶片相互連接的內部布線和連接到所述內部布線的外部端子，構成多晶片模塊，並且在模塊內部設置選擇性地使從第1半導體晶片對第2半導體晶片的動作指示無效的信號路徑，其中，該方法使從所述第1半導體晶片對所述第2半導體晶片的動作指示無效，在與連接到所述外部端子的測試裝置之間進行從第1半導體晶片對所述第2半導體晶片的動作試驗。
圖1是說明本發明的半導體器件和其測試方法的一實施例的概略方框圖；圖2是說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖；圖3是說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖；圖4是說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖；圖5是表示本發明的多晶片模塊的一實施例的方框圖；圖6是說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖；圖7是說明本發明的多晶片模塊的一實施例的製造方法的流程圖；圖8是本發明中使用的多晶片模塊的組裝工序的說明圖；圖9是表示本發明的多晶片模塊試驗方法的一實施例的流程圖；圖10是表示本發明的多晶片模塊的一實施例的構成圖；圖11是表示本發明的多晶片模塊的另一實施例的構成圖；以及圖12是表示本發明的多晶片模塊的另一實施例的構成圖。
具體實施例方式
為了更詳細地論述本發明，根據附圖來說明本發明。
在圖1中，示出用於說明本發明的半導體器件和其測試方法的一實施例的概略方框圖。該實施例的多晶片模塊MCM由中央處理單元(以下簡稱為CPU)、兩個同步動態隨機存取存儲器(以下簡稱為SDRAM)構成。一個SDRAM具有1M(兆)×16比特×4組塊(bank)構成的約64M比特的存儲容量，將16比特構成的數據端子分開連接到32比特構成的數據總線的高位U和低位L。由此，如果從CPU來看，成為進行1M×16比特×4組塊的存儲器存取。
雖然多晶片模塊MCM的結構在後面根據圖8、圖10來說明，但以下說明其概要。即，多晶片模塊MCM具有構成CPU的半導體晶片、構成兩個SDRAM的兩個半導體晶片、以及搭載這些半導體晶片的搭載基板。
將多個半導體晶片搭載在搭載基板的主面側一方。將多晶片模塊MCM的多個外部端子配置在搭載基板的另一主面側。該結構與多個半導體晶片佔有的面積、用於排列多個外部端子所需的面積無關，可將多晶片模塊形成為比較小型的尺寸。
各半導體晶片由所謂的裸片構成，在搭載基板上具有可表面安裝的多個突點電極。根據需要，通過被稱為區域陣列焊盤的技術，即在完成了元件和布線的半導體晶片上通過聚醯亞胺樹脂構成的絕緣膜形成可進行焊盤電極再配置的布線，通過在這樣的布線上形成焊盤電極的技術而構成各半導體晶片。通過區域陣列焊盤技術，作為半導體晶片中的外部端子的以幾十μm～100μm節距這樣的比較小的節距排列的焊盤電極變換成直徑達到0.1mm～0.2mm，並且以400μm～600μm節距這樣的節距比較大的突點電極排列。區域陣列焊盤技術在適合將其輸入輸出電路和焊盤電極排列在半導體晶片的中央的半導體晶片的表面安裝晶片化方面是有效的。
搭載基板包括玻璃環氧樹脂或玻璃構成的絕緣基板；在這樣的絕緣基板上形成的多層布線構成的比較微細的內部布線；用於與半導體晶片的突點電極電連接的多個焊區；以及多個外部端子。除了上述焊區以外，搭載基板更適合在半導體晶片搭載側的主表面上實施有機抗蝕劑材料構成的絕緣保護塗層。
外部端子由通過絕緣基板上形成的孔與內部布線電連接的突點電極構成。半導體晶片中的突點電極也可被稱為微突點，對於尺寸比較小、節距比較小的外部端子，作為搭載基板中的外部端子的突點電極具有比較大的尺寸和比較大的節距。通過表面安裝技術在搭載基板上搭載多個半導體晶片。在表面安裝的半導體晶片和搭載基板之間，填充被稱為下填充的保護材料。
多晶片模塊MCM中使用的各半導體晶片，在避免使用預先被看為無效的半導體晶片上，與普通的半導體器件的製法同樣，在所謂的半導體晶片測試，即分割成各個半導體晶片前的半導體晶片階段中，通過探針來測試電特性，使用判斷為良品的半導體晶片。搭載基板也同樣使用事先判斷為良品的搭載基板。但是，例如，晶片測試因各種技術性的制約不一定成為充分的測試。
在多晶片模塊組裝時，還包括產生連接不良、包含熱應力的機械應力造成的元件特性變化的可能性。因此，必須進行組裝後的多晶片模塊的測試。在更嚴格的半導體器件的製造中，包含老化這樣的篩選和其後的測試，即老化測試。
為了圖1所示的CPU和SDRAM產生組合的多晶片模塊MCM的特徵，並且可進行高可靠性的試驗，CPU(微計算機用晶片)和SDRAM將構成多晶片模塊MCM的形成於安裝基板上的地址總線、數據總線和控制總線相互連接。例如，地址總線由14條構成，對應於SDRAM的地址端子A0～A13，數據總線由32條構成，對應於兩個SDRAM的數據端子DQ0～DQ15。上述CPU對於上述地址總線連接從A2至A15的地址端子，對於上述數據總線連接有D0～D15和D16～D31。
上述CPU具有對應於SDRAM的CKIO、CKE、CS3B、RAS3LB、CASLB、RD/WRB和DQMUUB、DQMULB及DQMLUB、DQMLL的各控制輸出端子，各個控制端子連接到SDRAM的CLK、CKE、CSB、RASB、CASB、WEB和DQMU、DQBL。這裡，各端子名中帶有B的情況，在圖面上對應於將端子名中帶有上劃線的低電平作為有效電平的邏輯記號。上述端子DQMUUB、DQMULB及DQMLUB、DQMLL是屏蔽信號，將上述32比特構成的數據總線分成4組，每組8比特，根據DQMUUB、DQMULB和DQMLUB、DQMLL進行選擇性的屏蔽。
在本實施例中，如上所述，對SDRAM的存取所需的控制線、地址線、數據線形成與CPU的共用信號，成為多晶片模塊的端子。其中，只有將SDRAM控制為停止狀態的CKE端子與CPU獨立，作為多晶片模塊MCM的外部端子MCKE引出。因此，CPU的CKE端子與多晶片模塊MCM的外部端子CKE連接。通常狀態下，將CPU的CKE端子和SDRAM的MCKE端子在多晶片模塊外部相互連接使用。使上述CKE端子和MCK端子成為後面的圖10至圖12那樣的矩陣狀排列的外部端子中的相鄰端子。由此，可使上述CKE端子和MCKE端子的通常使用時的外部連接路徑最短化。
使CPU的動作有效/無效的無效端子CA與多晶片模塊MCM的外部端子連接。而SDRAM的無效端子是上述CKE端子，該端子與多晶片模塊MCM的外部端子MCKE連接。
在上述SDRAM中，晶片選擇端子CSB通過其低電平來指示指令輸入周期的開始。晶片選擇端子CSB為高電平時(非晶片選擇狀態)，其他輸入沒有意義。但是，後述的存儲器組塊的選擇狀態和脈衝串動作等內部動作不會因變為非晶片選擇狀態而受到影響。RASB、CASB、WEB的各端子與普通的DRAM中的對應信號的功能不同，在對後述的指令周期定義時成為有意義的信號。
時鐘起動端子CKE是指示下一個時鐘信號有效性的信號，如果該端子CKE為高電平，則下一個時鐘信號CLK的上升沿有效，在低電平時無效。因此，該端子CKE具有作為所述無效端子的功能。上述行地址信號由與時鐘端子CLK(或與其同步的內部時鐘信號)的上升沿同步的後述的行地址選通-組塊有效指令周期中的地址信號的電平來定義。
地址信號A12和A13在上述行地址選通-組塊有效指令周期中被看成組塊選擇信號。即，通過A12和A13的組合，SDRAM中設置的四個存儲器組塊0～3中的一個被選擇。存儲器組塊的選擇控制沒有特別限制，但可通過選擇存儲器組塊側的僅行解碼器的有源性、非選擇存儲器組塊側的列開關電路的全非選擇、選擇存儲器組塊的僅對數據輸入電路和數據輸出電路的連接等處理來進行。
CPU的端子BACK用於總線使用許可輸入(總線確認信號)，BREQ用於總線使用權請求輸出(總線請求信號)。在CPU中，設置其他信號用的控制端子。在本實施例的多晶片模塊MCM中，上述地址總線、數據總線和控制總線分別連接到外部端子，其中，在CPU和SDRAM之間，CKE不是直接連接，而是分別連接到多晶片模塊的外部端子，通過在多晶片模塊的外部進行連接，形成從CPU傳送到SDRAM的信號路徑。
上述CPU在通過端子CA成為無效狀態時保持作為保持輸出的端子CKE的低電平。相反，SDRAM在通過端子CKE成為無效狀態時沒有保持輸出的端子。
本實施例的多晶片模塊MCM的試驗方法如下。在對CPU進行試驗時，將CKE連接到測試器，將MCKE連接到接地電位(GND)，將RESETP(未圖示的復位端子)連接到測試器，將CA連接到測試器。此外，測試器與多晶片模塊MCM的地址總線、數據總線和控制總線對應的外部端子連接，在測試器和CPU之間實施一對一的測試。
雖沒有特別限制，但CPU晶片使用其自身構成一個半導體器件的晶片。這種情況下，有對CPU晶片用於放置探針和組裝後試驗的具有測試程序的測試裝置，所以可以原樣使用該裝置來實施CPU的試驗。即，原樣使用當前的測試裝置和測試程序，同時可對多晶片模塊中搭載的CPU進行試驗。
例如，在CPU進行對SDRAM的存儲器存取的動作試驗時，CPU通過上述CKE向SDRAM供給時鐘CK，進行發出上述指令的動作。此時，CKE如上述那樣不是傳送到內置的SDRAM，而被傳送到測試器。因此，測試器側的虛擬存儲器被存取，實施讀/寫動作。即，CPU將測試器看成SDRAM來進行存儲器存取，所以可進行該試驗。而且，在多晶片模塊內CPU的CKE端子和SDRAM的CKE端子連接後，在CPU的上述動作試驗時內置的SDRAM進行響應，輸出數據總線上讀出的信號，所以產生不期望的信號衝突，不能使用上述測試裝置和測試程序，不能實施對SDRAM進行存取的CPU的動作試驗。
在對SDRAM進行試驗時，使CKE開路，將MCKE連接到測試器，將RESETP連接到接地電位，將CA連接到接地電位。由此，CPU為無效狀態，將CKE端子固定為低電平，但通過從測試器向MCKE端子供給時鐘起動信號，可在與CPU分離的狀態下測試SDRAM。這種情況下，如果SDRAM也由與通用的SDRAM相同的晶片構成，則可通過當前的存儲器測試器實施依據當前測試程序的測試。
通過上述的各個半導體晶片的試驗，在判定為各自正常動作後，還可進行作為多晶片模塊整體的動作試驗。即，在用多晶片模塊整體進行試驗時，將CKE連接到測試器，將MCKE連接到CKE，將RESETP連接到測試器，將CA連接到測試器。由此，可從CPU進行對SDRAM的寫入和讀出的存儲器存取。然後，對CPU開放總線使用權，測試裝置獲得總線使用權，對SDRAM進行存取，讀出其數據等，從而可以確認符合實際動作狀態的CPU和SDRAM間的數據寫入/讀出。
圖2表示用於說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖。該實施例的多晶片模塊MCM由所述CPU和一個SDRAM及一個快閃記憶體EEPROM(Flash Electrically Eraseble andProgrammble Read Only Memory；以下簡稱為FLASH存儲器)構成。一個SDRAM具有1M(兆)×16比特×4組塊(bank)構成的約64M比特的存儲容量，FLASH存儲器具有32M比特的存儲容量，具有16比特構成的數據端子。
為了產生這樣的CPU和SDRAM及FLASH存儲器組合的多晶片模塊MCM的特徵，同時可進行高可靠性下的試驗，CPU(計算機用晶片)、SDRAM和FLASH存儲器相互連接在構成多晶片模塊MCM的安裝基板上形成的地址總線、數據總線和控制總線上。例如，地址總線由對應於FLASH存儲器的地址端子A0～A20的21條構成，數據總線由對應於SDRAM的數據端子DQ0～DQ15和FLASH存儲器的數據端子I/O0～I/O15的16條構成。上述CPU相對於地址總線連接從A1至A21的地址端子，相對於上述數據總線，連接D0～D15。CPU的地址總線A1～A14連接到SDRAM的地址總線A0～A13。
上述CPU具有對應於SDRAM的CKIO、CS3B、RASLB、CASLB、RD/WRB和WE1B/DQMLUB、WE0B/DQMLLB的各控制輸出端子，除了CKE如上述圖1的實施例那樣導向外部端子以外，其他各自與上述同樣地連接到SDRAM的CLK、CSB、RASB、CASB、WEB和DQMU、DQBL。上述CPU具有對應於FLASH存儲器的RDB、PTN1、PTN0、CS0，各自連接到FLASH存儲器的OEB、RDY/BusyB、WPB。FLASH存儲器具有復位斷電端子RPB和晶片起動端子CE，這些端子連接到外部端子PR和FCE。CPU的CS2引導到外部端子。這裡，在各端子名上帶有B的端子與上述同樣對應於將端子名上帶有上劃線的低電平作為有源電平的邏輯記號。
在本實施例中，也如上述那樣，對SDRAM、FLASH存儲器的存取所需的控制線、地址線、數據線作為與CPU的共用信號成為多晶片模塊的外部端子。其中，如上述那樣，只將SDRAM控制為停止狀態的CKE端子引出作為與CPU獨立的多晶片模塊MCM的外部端子MCKE。因此，CPU的CKE端子與多晶片模塊MCM的外部端子CKE連接。通常狀態下，將CPU的KCE端子和SDRAM的MCKE端子在多晶片模塊外部相互連接並使用。
使CPU的動作有效/無效的無效端子是CPU的CA端子，與多晶片模塊MCM的外部端子連接。而SDRAM的無效端子是上述CKE端子，該端子與多晶片模塊MCM的外部端子MCKE連接。而且，使快閃記憶體存儲器的動作有效/無效的無效端子是斷電(powerdown)端子RPB和晶片起動端子CE，各自連接到外部端子RP和ECR。
如上所述，對CPU、SDRAM、FLASH存儲器的存取所需的控制線、地址線、數據線作為與CPU的共用信號成為多晶片模塊的端子。其中，將SDRAM控制為停止狀態的MCKE端子和將FLASH存儲器控制為停止狀態的RP端子引出作為與CPU獨立的多晶片模塊外部端子。
本實施例的多晶片模塊MCM的試驗方法如下。在對CPU單獨試驗時，將CKE連接到測試器，將MCKE連接到接地電位(GND)，將RP端子連接到接地電位，將CS0和CS2連接到測試器，將FCE連接到測試器，將CA連接到測試器。由此，CPU的動作試驗時，即使對SDRAM和FLASH存儲器進行存取，與上述圖1的實施例同樣，這些內置存儲器也不響應，測試器中設置的虛擬存儲器等被存取。
SDRAM的試驗方法是將CKE開路，將MCKE連接到測試器，將PR連接到電源電壓VCC，將CS0和CS2連接到測試器，將FCE連接到電源電壓VCC，將CA連接到接地電位。由此，與上述圖1的實施例同樣，測試器可利用MCKE端子使SDRAM單獨動作。
FLASH存儲器的試驗方法是將CKE開路，將MCKE連接到接地電位GND，將PR連接到測試器，將CS0和CS2連接到電源電壓VCC。將FCE連接到測試器，將CA連接到接地電位。由此，測試器可利用FCE端子使FLASH存儲器單獨動作。
對多晶片模塊MCM整體進行試驗的方法有兩種。其中一個方法如下與通常使用狀態相同，以程序存儲在FLASH存儲器中作為前提，連接到CPU的CS0端子的存儲器被用作引導存儲器，在對CPU的復位解除後，首先對引導(Boot)存儲器進行程序取出。這種情況下，CKE連接到測試器，MCKE在外部與CKE連接，RP、CS0、CS2連接到測試器，FCE在外部連接到CS0，CA由測試器連接。另一方法如下在對測試用的CPU的復位解除後，首先對測試器側的虛擬存儲器進行程序取出。這種情況下，在上述通常狀態中，也可以將FCE從CS0切換為CS2。
在本實施例中，在進行MCM整體的試驗時，在FLASH存儲器中不存儲程序等，所以如果將FCE連接到CS2，對CPU進行復位解除，則可從CPU使測試器側的虛擬存儲器啟動，進行與啟動對應的動作。當然，在FLASH存儲器中寫入程序時，如果將上述CS0連接到FCE，對CPU進行復位並對其進行解除，則還可以對應於存儲在FLASH存儲器中的程序來確認CPU的動作。
FLASH存儲器的無效端子除了CE端子以外，還有兩個RP端子，所以在本實施例中將雙方連接到外部端子，但也可以將其中一個設置為外部端子。即，在CPU和SDRAM的單獨試驗時，使CE或RP的某一個為電源電壓VCC。
在圖3中，表示用於說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖。本實施例的多晶片模塊MCM與上述圖2同樣，由CPU和一個SDRAM及一個FLASH存儲器構成。本實施例是上述圖2實施例的變形例，與圖2實施例的不同點在於，FLASH存儲器的RP端子由內部總線連接到CPU的PTN2端子。
與上述圖2的實施例同樣，對CPU進行試驗時，SDRAM的MCKE端子為低電平，FLASH存儲器的FCE端子為高電平。在對SDRAM進行試驗時，CPU的CA端子為低電平，FLASH存儲器的FCE端子為高電平。對CPU和SDRAM間的接口進行試驗時，CPU的CKE端子和SDRAM的MCKE端子連接，使FLASH存儲器的FLCE端子為高電平。在對CPU和FLASH存儲器間的接口進行試驗時，CPU的CS0端子和FLASH存儲器的FCE端子連接，使SDRAM的MCKE端子為低電平。在對多晶片模塊整體進行試驗時，CPU的CKE端子和SDRAM的MCKE端子連接，CPU的CS2端子和FLASH存儲器的FCE端子連接。
連接到CPU的CS0端子的存儲器如上述那樣被用作引導存儲器，在對CPU的復位解除後，首先對引導存儲器進行持續取出。一般地，在引導存儲器中存儲有程序，所以在對CPU和FLASH存儲器間的接口進行試驗時，如果FLASH存儲器被連接到CS0端子，則在FLASH存儲器中產生不良的情況下，不讀出試驗程序本身，不能進行充分的試驗。因此，在圖2和圖3的實施方式中，將FLASH存儲器的FCE端子連接到CPU的CS2端子，可將FLASH存儲器作為存儲數據的存儲器來試驗。
在CPU的單獨試驗時，採用將CKE和CS0導向外部端子，在外部選擇性連接SDRAM和FLASH存儲器的結構，所以即使進行CPU對SDRAM和FLASH存儲器的存取的動作試驗，由於SDRAM和FLASH存儲器為無效狀態，所以測試器側的所謂虛擬存儲器被存取，可以實施CPU單獨試驗。
在圖4中，表示用於說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖。本實施例的多晶片模塊MCM與上述圖2同樣，由CPU和一個SDRAM及一個FLASH存儲器構成。在本實施例中，將RP端子用作無效端子來取代CE端子。因此，FLASH存儲器的CE端子在內部與CPU的CS0連接。
本實施例的多晶片模塊MCM的實驗方法如下。在單獨試驗CPU時，CKE連接到測試器，MCKE連接到接地電位(GND)，RP端子連接接地電位GND，CA連接到測試器。由此，即使在CPU的動作試驗中對SDRAM和FLASH存儲器進行存取，因MCKE和RP的低電平而使SDRAM和FLASH存儲器為無效狀態，與上述圖1的實施例同樣，這些內置存儲器不響應，測試器中設置的虛擬存儲器等被存取。
SDRAM的試驗方法是將CKE開路，將MCKE連接到測試器，將PR連接到接地電位GND，將CA連接到接地電位。由此，與上述圖1的實施例同樣的測試器可利用MCKE端子使SDRAM單獨動作。FLASH存儲器的試驗方法是將CKE開路，將MCKE連接到接地電位GND，將PR連接到測試器，將CA連接到接地電位。由此，測試器將高電平供給RP端子，從CS0端子供給晶片啟動信號，可使FLASH存儲器單獨動作。
對多晶片模塊MCM整體進行試驗的方法是將CKE連接到測試器，將MCKE與CKE連接，將RP連接到測試器，將CA連接到測試器。在本實施例中，與通常使用狀態相同，以程序存儲在FLASH存儲器中為前提，CPU的CS0端子連接到FLASH存儲器的CE端子。因此，在這樣的狀態下解除對CPU的復位後，首先對FLASH存儲器進行程序取出。但是，如果通過測試器使RP端子為接地電位GND，則FLASH存儲器被強制變為無效狀態，CS0端子也被傳送到測試器側，可以首先對測試器側的虛擬存儲器進行程序取出。這種情況下，在上述通常狀態中，也可以將FCE從CS0切換成CS2。
在本實施例中，如上所述，在由測試器來控制RP端子，進行MCM整體試驗時，在FLASH存儲器中沒有存儲程序等，所以RP端子為低電平，如果對CPU進行復位解除，則可以從CPU起動測試器側的存儲器來進行與其對應的動作。當然，如果將程序寫入FLASH存儲器，上述RP端子為高電平，將CPU復位並對其進行解除，則對應於存儲於FLASH存儲器中的程序，還可以確認CPU的動作。
在圖5中表示本發明的多晶片模塊的一實施例的方框圖。該實施例一般性地表示上述圖1至圖4的實施例。作為MCM的方式，各晶片獨立具有使MCM內的晶片單獨成為無效狀態的信號。因此，在動作相互密切地聯繫，其輸出信號控制其他晶片的動作時，對單獨方式的實驗產生障礙。因此，這樣的控制信號線導向外部端子以用MCM外部連接，通過變更外部端子的選擇性的信號路徑，可進行各個晶片或晶片的相互動作試驗。
圖6表示用於說明本發明的半導體器件和其測試方法的另一實施例的概略方框圖。該實施例的多晶片模塊MCM是圖1實施例的變形例，從圖1的實施例中消除連接到SDRAM的CKE的MCKE端子，由內部總線直接連接CPU的KE和SDRAM的CKE。
為了進行與上述圖1相同的試驗，在CPU中新設置了用於測試的功能和端子。即，如果CPU為測試模式，則CKE成為輸出高阻抗狀態。由此，SDRAM通過從外部端子供給的CKE的低電平，可以成為無效狀態。而在CPU的單獨方式的試驗時，CPU使CKE為輸出高阻抗狀態，從測試端子TCKE向測試器輸出CKE。
測試器追加從多晶片模塊MCM的外部向CPU請求總線釋放的總線請求信號BREQ、從CPU使多晶片模塊MCM的外部知道接受總線釋放的總線確認信號BACK。通過維護來自多晶片模塊MCM外部的總線請求信號BREQ，CPU釋放總線，維護總線確認信號BACK。接受維護總線確認信號BACK，通過CPU和內部存儲器的共用端子從多晶片模塊MCM的外部器件的測試器向內部存儲器進行存取。由此，使搭載在多晶片模塊上的存儲器與普通封裝等價，可以按單獨存儲器方式實施與普通封裝相同的試驗。此時，CPU的CKE端子通過上述測試用的功能成為輸出高阻抗狀態。
CPU的單獨的動作試驗通過測試器使SDRAM的CKE成為低電平並形成無效狀態。此時，CPU進行對SDRAM的存儲器存取試驗，為了從TCK向測試器輸出起動信號，測試器的存儲器與上述同樣作為虛擬存儲器被存取。其他與上述圖1的實施例同樣。該結構在實際使用時也不經CPU就可以對多晶片模塊內的存儲器進行存取，所以可通過設置在外部的DMAC等來減輕CPU的數據傳送執行負荷。
本發明在上述實施例那樣將多個半導體晶片搭載在基板上的多晶片模塊MCM中，在基板上的所有晶片中設置無效信號，維護試驗對象晶片以外的無效信號，使試驗對象晶片以外成為功能停止狀態，從而可以將多晶片模塊MCM內的試驗對象晶片作為與通常封裝等價的電路來進行試驗。此時，即使是功能停止狀態，也保持輸出狀態，並且與其他晶片連接的信號臨時輸出到多晶片模塊MCM外部，在多晶片模塊外部進行連接。
這樣，通過在多晶片模塊中追加少數端子，不將測試用電路作為其他晶片搭載在晶片內、或多晶片模塊內，可維持原來的噪聲特性，單獨試驗搭載在多晶片模塊上的晶片。追加的測試用端子配置在連接目的地端子附近的方法，在電特性方面當然也是良好的。
在CPU或ASIC(專用集成電路)、即特定用途IC和存儲器構成的多晶片模塊中，為了從CPU或ASIC對存儲器進行存取，共有必要的控制線和地址線及數據線，設置共享CPU或ASIC共有的信號的總線請求信號，通過從多晶片模塊外部維護該總線請求信號，可不經CPU或ASIC對多晶片模塊內的存儲器進行存取。
再有，雖然ASIC一般可理解為由面向特定用途的輸入輸出電路、邏輯電路構成，但近年來的技術進步，也可形成包含多個中央處理單元的處理器、以及包含其周邊電路的複雜結構。
由此，僅追加CPU或ASIC的總線釋放程序，就可以挪用存儲器的普通封裝的試驗模式來進行CPU或ASIC的普通封裝和具有同一端子配置的多晶片模塊、並且內置存儲器的試驗，可以削減試驗模式形成時間。
圖7表示用於說明本發明的多晶片模塊的一實施例的製造方法的流程圖。在將SDRAM那樣的存儲器和CPU組合來構成MCM的情況下，各個SDRAM、CPU晶片通過探針檢查P1(高溫選擇)來選擇良品晶片。
上述選擇出的SDRAM和CPU實施MCM組裝。在MCM組裝後，作為用於除去晶片初期不良的加速試驗，實施B/I。然後，作為MCM的選擇，使用上述的試驗方法，實施連接檢查、全功能檢查、AC/DC檢查。如該實施例所示，在組裝了多晶片模塊的狀態下，在實施了連接檢查、全功能檢查、AC/DC檢查的結構中，如該圖中虛線所示，即使在SDRAM中不使用裸片狀態下實施與普通封裝相同的試驗的KGD(Known Good Die；確優管芯)，也可進行同等或其以上的高可靠性下的選擇。
圖8表示多晶片模塊的組裝工序的說明圖。在該圖中，表示組裝工序、與其對應的加熱歷史及概略縱向結構。在裸片的焊盤上形成Au突點。在MCM基板電極上虛擬安裝各向異性導電性膜AFG，將在上述焊盤上形成了Au突點的裸片安裝在MCM基板上，實施加熱壓接。然後，進行C/R(電容/電阻)回流安裝，最後進行作為外部端子的球(ball)回流安裝，形成MCM。
圖9表示本發明的多晶片模塊試驗方法的一實施例的流程圖。在該實施例中，首先實施多晶片模塊MCM的外部端子連接試驗。即，在圖8的組裝工序中，檢查I/O焊盤和Au突點的連接及安裝球回流下的電連接是否正確。
接著實施各晶片間的連接試驗。例如，使所述CPU為無效狀態，僅存取SDRAM，並測試與外部端子的連接。接著實施CPU的單獨試驗。在該試驗中，最優先實施內置於CPU的超高速緩衝存儲器等的RAM測試。即，在CPU的動作試驗中，在對超高速緩衝存儲器中取入程序並進行動作，所以作為其前提，試驗超高速緩衝存儲器(內置RAM)正確地動作。
如上所述，對於與外部端子的連接良好的情況，對CPU或SDRAM或FLASH存儲器等單獨實施功能測試。此時，也可以實施從CPU進行對SDRAM或FLASH存儲器的讀/寫那樣的多晶片模塊整體試驗。然後，實施AC/DC測試並結束試驗。
多晶片模塊中設置的數據總線比存儲器的數據總線寬，如圖1的實施例所示，在多個存儲器的數據總線平行地從多晶片模塊輸出時，通過對多晶片模塊內的多個存儲器同時進行試驗，可以縮短作為多晶片模塊的試驗時間。
作為多晶片模塊的不良原因，首先是安裝時的連接不良等，其次還有安裝時的應力造成的晶片功能不良等。因此，作為實施試驗的順序，如圖9所示，在對晶片的連接進行試驗後，最好對各晶片的功能進行單獨實驗，然後進行多晶片模塊整體試驗。
圖10表示本發明的多晶片模塊的一實施例的構成圖。如圖10(B)所示，用與圖10(A)所示那樣的僅搭載CPU的普通封裝相同的封裝來實現CPU和SDRAM構成的多晶片模塊。即，圖10(A)和圖10(B)從外部看是以相同端子排列尺寸相同的圖。換句話說，在與現有的CPU相同的封裝中搭載CPU和SDRAM來構成多晶片模塊。由此，可以挪用普通封裝的CPU使用的夾具和試驗模式，所以可以減少試驗增加工時數。而且，即使在實際使用中，僅將該多晶片模塊搭載在搭載了普通封裝的半導體電路裝置中，就可以追加存儲器容量。
圖11表示本發明的多晶片模塊的另一實施例的構成圖。在該實施例中，在具有不同的存儲器種類、容量的多個多晶片模塊間，使外形和端子配置相同，共用夾具和試驗模式。由此，可以實現製造和組裝的高效率，如上所述，在實際使用中僅進行多晶片模塊的交換，就可以追加存儲器容量。
圖12表示本發明的多晶片模塊的另一實施例的構成圖。在該實施例中，在具有不同的存儲器種類、容量的多個多晶片模塊間，也使外形和端子配置相同，共用夾具和試驗模式。由此，可以實現製造和組裝的高效率，如上所述，在實際使用中僅進行多晶片模塊的交換，就可以追加存儲器容量。在上述圖10和圖11的多晶片模塊中，晶片和安裝基板通過引線鍵合來連接，但在圖12的實施例中，如上述圖8的實施例那樣，通過Au突點將IC晶片連接到組合基板上。
如該實施例所示，用戶僅將該多晶片模塊從普通封裝置換為多晶片模塊，就可以具有CPU或ASIC和存儲器的功能。在這樣的同一端子配置-封裝中搭載CPU或ASIC和不同容量的存儲器的多晶片模塊，不僅進行原來的CPU或ASIC同一端子配置-封裝，而且在多晶片模塊間也進行同一端子配置-封裝，不用說，可獲得同樣的效果。
如以上說明的那樣，根據本實施方式，可獲得以下效果。
(1)通過接受來自第1半導體晶片的動作指示，將包含與該指示對應的信號輸出動作的第2半導體晶片搭載在安裝部件上，在這樣的安裝部件中設置使所述第1和第2半導體晶片相互連接的內部布線和連接到所述內部引線的外部端子而構成多晶片模塊，並且在模塊內部具有選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效的信號路徑，可獲得維持多晶片模塊的性能，並且可進行單體半導體晶片下的高可靠性試驗的效果。
(2)除了上述以外，通過將從所述第1半導體晶片向第2半導體晶片傳送動作指示的所述內部布線連接到第1外部端子，將從第2外部端子延長並向所述第2半導體晶片傳送動作指示的內部布線連接到所述第2半導體晶片，通過所述第1和第2外部端子有無連接的簡單結構，可獲得維持多晶片模塊的性能，同時形成選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效的信號路徑的效果。
(3)除了上述以外，在所述第2半導體晶片上，通過具有忽略來自所述第1半導體晶片的動作指示的控制端子，將這樣的控制端子連接到所述外部端子，可獲得維持多晶片模塊的性能，同時可進行單體半導體晶片下的可靠性高的試驗的效果。
(4)除了上述以外，具有使所述第1和第2半導體晶片的動作有效/無效的控制端子，通過將各自的控制端子連接到所述外部端子，可獲得能夠進行單體半導體晶片下的可靠性高的試驗和半導體晶片相互間試驗的效果。
(5)除了上述以外，通過將所述第1半導體晶片作為包含中央處理單元的處理器，將所述第2半導體晶片作為存儲器電路，可獲得能夠實現包含微處理器系統的高速化和小型化的效果。
(6)除了上述以外，通過將所述第2半導體晶片構成為包含多個隨機存取存儲器和非易失性存儲器，可獲得使用方便的多晶片模塊的效果。
(7)除了上述以外，作為所述第1半導體晶片，通過將其自身用作構成一個半導體器件的製品，可獲得能夠原封不動使用現有的測試裝置和測試程序的效果。
(8)除了上述以外，通過將所述第1半導體晶片設定為特定動作模式，取代對所述第2半導體晶片的動作指示並包含向外部端子輸出與該指示同等的信號的信號路徑，可以獲得由數目少的外部端子來維持多晶片模塊的性能，同時可進行單體半導體晶片下的可靠性高的試驗的效果。
(9)除了上述以外，通過所述第1半導體晶片作為包含中央處理單元的處理器，具有總線釋放功能，可獲得由外部的測試裝置取代中央處理單元並取得總線權，進行周邊電路試驗的效果。
(10)作為接受來自第1半導體晶片的動作指示，將包含與該指示對應的信號輸出動作的第2半導體晶片搭載在安裝部件上，在這樣的安裝部件中設置使所述第1和第2半導體晶片相互連接的內部布線和連接到所述4的外部端子而構成多晶片模塊，並且在模塊內部具有選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效的信號路徑的半導體器件測試方法，通過使從所述第1半導體晶片對所述第2半導體晶片的動作指示無效，與連接到所述外部端子的測試裝置之間進行從第1半導體晶片對第2半導體晶片的動作試驗，具有可維持多晶片模塊的性能，並且可進行單體半導體晶片下的高可靠性試驗的效果。
(11)除了上述以外，通過進行第1半導體晶片或第2半導體晶片與所述外部端子之間的連接試驗，以沒有連接不良為條件進行包含第1半導體晶片或第2半導體晶片的動作定時試驗的其他動作實驗，可獲得可以高效率判定良品/不良品的效果。
以上基於所述實施方式具體地說明了本發明人的發明，但本發明不限定於所述實施方式，可在不脫離其主要精神的範圍內進行各種變更。例如在多晶片模塊中，也可以搭載與CPU協同動作的數位訊號處理器(DSP)等協處理器。在該情況下，具有用於使兩者緊密關聯動作的控制信號，所以這樣的信號線如上述那樣通過相互連接外部端子而形成信號傳送路徑就可以。由此，可以在CPU和測試裝置之間、DSP和測試裝置之間取代進行CPU和DPS之間的相互關聯的動作。
作為用於多晶片模塊的具有可表面貼裝電極的半導體晶片，CSP結構的半導體晶片，或在被稱為WPP(Wafer ProcessPackage)的半導體晶片下進行必要的端子、布線、端子的形成及實質性的密封，然後通過進行晶片分割完成的半導體器件那樣的廣義的裸片都被可看作所謂的裸片。作為半導體晶片，不能將與搭載基板的電連接區域實質性地設定在半導體晶片的範圍內，在可進行多晶片模塊的充分小型化方面，最好是內面安裝結構的晶片。如表面貼裝的半導體晶片那樣，在其電極由半導體晶片自身隱藏，或搭載基板中的內部布線也可隱藏在其多層布線時，適合採用本發明。
半導體晶片不僅可選擇表面貼裝的半導體晶片，而且從其一部分或全部對應於引線鍵合技術的半導體晶片中選擇也可以，以在縮短從設計到製造的來回時間方面，還考慮使用現有的半導體晶片，滿足所謂的多晶片模塊的一個特徵。在將表面貼裝的半導體晶片和引線鍵合對應的半導體晶片混載時，安裝基板例如在其一個主表面上設定用於表面貼裝的半導體晶片的焊區、連接引線鍵合對應的半導體晶片的區域和引線鍵合電極。在上述安裝基板的另一主表面上，設定與上述實施例同樣的作為外部端子的尺寸比較大的多個突點電極。對應引線鍵合的半導體晶片通過粘結劑粘結固定在安裝基板的上述區域中，將半導體晶片的鍵合焊盤電極和安裝基板的電極通過引線鍵合技術的連接引線進行電連接。
多晶片模塊也可以使用在構成CPU的半導體晶片上疊層存儲器晶片那樣的疊層結構的半導體晶片。或者也可以是在安裝基板的兩面上搭載半導體晶片的多晶片模塊。
產業上的利用可能性本發明可廣泛應用於構成多晶片模塊的半導體器件及其測試方法。
權利要求
1.一種半導體器件，包括第1半導體晶片；第2半導體晶片，接受來自所述第1半導體晶片的動作指示，包含與該指示對應的信號輸出動作；以及安裝部件，具有多個內部布線和多個外部端子，搭載具有與所述內部布線電連接的狀態的所述第1半導體晶片和第2半導體晶片，具有使所述第1和第2半導體晶片相互連接的內部布線、連接到所述內部布線的外部端子和連接到所述第1或第2半導體晶片的外部端子；其特徵在於，設置信號路徑，選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效。
2.如權利要求1的半導體器件，其特徵在於用於從所述第1半導體晶片發出的指示的傳送路徑包括連接到所述第1半導體晶片的第1內部布線、連接到所述第1內部布線的第1外部端子、連接到所述第2半導體晶片的第2內部布線、以及連接到所述第2內部布線的第2外部端子；根據所述第1和第2外部端子有無連接來構成信號路徑，選擇性使從所述第1半導體晶片對第2半導體晶片的動作指示有效和無效。
3.如權利要求1的半導體器件，其特徵在於所述第2半導體晶片具有忽略來自所述第1半導體晶片的動作指示的控制端子，將這樣的控制端子連接到所述外部端子。
4.如權利要求1的半導體器件，其特徵在於所述第1和第2半導體晶片具有使各自動作有效/無效的控制端子，將各自的控制端子連接到所述外部端子。
5.如權利要求1的半導體器件，其特徵在於所述第1半導體晶片是包含中央處理單元的處理器；所述第2半導體晶片是存儲器電路。
6.如權利要求5的半導體器件，其特徵在於所述第2半導體晶片包含多個隨機存取存儲器和非易失性存儲器。
7.如權利要求5的半導體器件，其特徵在於所述第1半導體晶片是包含多個中央處理單元的處理器和處理器周邊電路；所述第2半導體晶片包含多個隨機存取存儲器和非易失性存儲器。
8.如權利要求6的半導體器件，其特徵在於所述第1半導體晶片或所述第2半導體晶片是面向用其自身構成一個半導體器件的製品的半導體晶片。
9.如權利要求1的半導體器件，其特徵在於所述第1半導體晶片包含信號路徑，通過設定為特定的動作模式，取代對所述第2半導體晶片的動作指示，向外部端子輸出與該指示同等的信號。
10.如權利要求9的半導體器件，其特徵在於所述第1半導體晶片是包含中央處理單元的處理器，具有總線釋放功能。
11.如權利要求1的半導體器件，其特徵在於所述半導體器件構成多晶片模塊；所述第1半導體晶片即使因禁止信號為功能停止狀態也保持輸出狀態，並且具有與所述第2半導體晶片連接的信號；一旦將所述功能停止狀態下保持輸出狀態的信號引出到多晶片模塊外，則可在多晶片模塊外變更連接，通過保持所述輸出狀態的所述信號的多晶片模塊外的連接控制，使所述多晶片模塊中的應該成為試驗對象的半導體晶片與具有單體半導體晶片的半導體器件等價，可以原封不動採用單體半導體晶片的試驗模式。
12.一種半導體器件的測試方法，該半導體器件包括第1半導體晶片；第2半導體晶片，接受來自所述第1半導體晶片的動作指示，包含與該指示對應的信號輸出動作；以及安裝部件，具有多個內部布線和多個外部端子，搭載具有與所述內部布線電連接的狀態的所述第1半導體晶片和第2半導體晶片，具有使所述第1和第2半導體晶片相互連接的內部布線、連接到所述內部布線的外部端子和連接到所述第1或第2半導體晶片的外部端子；設置信號路徑，選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效；該方法的特徵在於使從所述第1半導體晶片對第2半導體晶片的動作指示無效，並與連接到所述外部端子的測試裝置之間進行從第1半導體晶片對所述第2半導體晶片的動作試驗。
13.如權利要求12的半導體器件的測試方法，其特徵在於將從所述第1半導體晶片向第2半導體晶片傳送動作指示的所述內部布線連接到第1外部端子；將從第2外部端子延長並向所述第2半導體晶片傳送動作指示的內部布線連接到所述第2半導體晶片；斷開所述第1和第2外部端子的連接，選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效；將從所述第1外部端子輸出的信號供給所述測試裝置，所述第1半導體晶片對測試裝置進行動作指示；將所述第2外部端子固定在使所述第2半導體晶片不動作的電平上。
14.如權利要求12的半導體器件的測試方法，其特徵在於所述第2半導體晶片具有忽略來自所述第1半導體晶片的動作指示的控制端子，這樣的端子連接到所述外部端子；與連接到所述外部端子的測試裝置之間進行從第1半導體晶片對所述第2半導體晶片的動作試驗。
15.如權利要求12的半導體器件的測試方法，其特徵在於所述第1和第2半導體晶片具有使各自動作有效/無效的控制端子，各自的控制端子連接到所述外部端子；使所述第1半導體晶片的動作無效，並與連接到所述外部端子的測試裝置之間進行對所述第2半導體晶片的動作試驗。
16.如權利要求12的半導體器件的測試方法，其特徵在於所述第1半導體晶片包含通過設定為特定的動作模式來取代對所述第2半導體晶片的動作指示，並向第3外部端子輸出與其同等的信號的電路；通過連接到所述外部端子的測試裝置將所述第1半導體晶片設定為所述特定的動作模式，將從所述第3外部端子輸出的信號供給所述測試裝置，在第1半導體晶片和測試裝置之間進行從第1半導體晶片對所述第2半導體晶片的動作試驗。
17.如權利要求16的半導體器件的測試方法，其特徵在於所述第1半導體晶片是包含中央處理單元的具有總線釋放功能的處理器；所述測試裝置使對於所述第1半導體器件的處理器的總線開路，由所述測試裝置進行對所述第2半導體晶片的動作試驗。
18.如權利要求12的半導體器件的測試方法，其特徵在於進行第1半導體晶片或第2半導體晶片與所述外部端子之間的連接試驗，以沒有連接不良為條件進行包含第1半導體晶片或第2半導體晶片的動作定時試驗的其他動作試驗。
全文摘要
接受來自第1半導體晶片的動作指示，將包含與該指示對應的信號輸出動作的第2半導體晶片搭載在安裝部件上，在這樣的安裝部件上設置使所述第1和第2半導體晶片相互連接的內部布線和連接到所述內部布線的外部端子而構成多晶片模塊，並且在模塊內部設置信號路徑，選擇性地使從所述第1半導體晶片對第2半導體晶片的動作指示無效。
文檔編號G01R31/28GK1633602SQ0182298
公開日2005年6月29日 申請日期2001年12月26日 優先權日2001年3月19日
發明者杉田憲彥, 石黑哲夫, 屋鋪直樹 申請人:株式會社日立製作所, 日立超大規模集成電路系統株式會社