一種避免產生寄生電容的虛擬焊料凸塊結構暨製作方法
2023-06-01 04:41:06 2
專利名稱：一種避免產生寄生電容的虛擬焊料凸塊結構暨製作方法
技術領域：
本發明涉及一種焊料凸塊及其製作方法，尤指一種避免產生寄生電容的虛擬焊料凸塊結構(parasitic capacitance-preventing dummy solder bump)及製作方法。
背景技術：
在現今的封裝技術中，高效率電子組件通常都利用焊錫球(solder balls)或是焊料凸塊(solder bumps)來達到彼此之間電性和機械性連接的目的。舉例來說，超大規模集成電路(very large scale integration，VLSI)便是利用焊錫球或是焊錫凸塊而與一電路板(circuit board)或其它次級的封裝基底(packaging substrate)電連接。這種連接技術稱為倒裝晶片接合(Flip-chip，FC)，又稱為C4接合(Controlled Collapse Chip Connection)。倒裝晶片接合屬於平面陣列式(Area Array)的接合，因此能應用於極高密度的電子組裝。簡單來說，倒裝晶片接合的觀念是先在IC晶片的焊墊上長成焊錫凸塊，然後再將IC晶片置放到組裝基板上並完成焊墊對位後，並以再流焊(Reflow)配合焊錫熔融時的表面張力效應使焊錫成球，進而完成IC晶片與組裝基板的接合。
請參考圖1至圖4，圖1至圖4為習知焊料凸塊結構的製作方法示意圖。如圖1所示，基底10表面包含有一第一區域12、一第二區域14以及至少一導電層16。其中基底10是一半導體晶片，且該半導體晶片中另形成有一集成電路；而第一區域12是基底10表面的中央區域，第二區域14則為基底10表面的外圍區域。
如圖2所示，首先進行一化學氣相沉積(chemical vapor deposition，CVD)製程，以於基底10表面形成一覆蓋於導電層16上的介電層18。接著進行一蝕刻製程，以於第一區域12內形成至少一貫穿介電層18的介層洞(via hole)20，直至導電層16的表面。隨後進行一沉積(deposition)製程，以於各介層洞20中，形成一電連接導電層16，由鎢(tungsten)所構成的介層插塞(viaplug)22，然後進行一化學機械研磨(chemical mechanical polishing，CMP)製程，以使介層插塞22的表面約略與介電層18的表面相切齊。
如圖3所示，接著於第一區域12與第二區域14的多個預定區域內各形成一由銅或鋁所構成的金屬墊24，並隨即進行一化學氣相沉積製程以及蝕刻製程，以於未被金屬墊24所覆蓋的介電層18表面形成一保護層26。如圖4所示，隨後進行一濺鍍(sputtering)製程以及蝕刻製程，於各金屬墊24表面形成一覆晶球下金屬層(under bump metallurgy layer，UBM layer)28。最後再於各覆晶球下金屬層28上分別形成一焊料凸塊(solder bump)30，以完成習知焊料凸塊結構的製作方法。其中，形成於第二區域14內的焊料凸塊30是用來作為一虛擬焊料凸塊，使使基底10的焊料凸塊布局圖(layout)呈現對稱形態，以於後續的封裝(packaging)製程中，增進基底10的液態底部密封物(under fill liquid compound)的流性穩定。
然而隨著產品日益精密複雜，製程線寬亦隨的逐漸縮小。因此，當介電層18的厚度因產品規格所需而降低時，習知焊料凸塊結構中由銅或鋁所構成的金屬墊24往往會因為距離導電層16太近，而導致金屬墊24與導電層16之間產生寄生電容(parasitic capacitance)，進而影響產品效能(performance)甚至造成電路故障(circuit fail)。
發明內容
因此本發明的主要目的在於提供一種避免產生寄生電容的焊料凸塊結構(parasitic capacitance-preventing dummy solder bump)的製作方法，以解決上述習知製作方法的問題。
本發明的上述目的是由如下技術方案來實現的。
一種避免產生寄生電容的虛擬焊料凸塊結構，該虛擬焊料凸塊結構是形成於一基底上，該虛擬焊料凸塊結構包含有至少一形成於該基底表面的導電層；一形成於該基底表面並覆蓋於該導電層上的介電層；一形成於該介電層表面的覆晶球下金屬層以及一形成於該覆晶球下金屬層上的焊料凸塊。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該基底為一半導體晶片，且該半導體晶片中另形成有一集成電路，而該介電層至少包含有一由化學氣相沉積製程所形成的沉積層，用來當作保護層。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該沉積層是包含有氮化矽或氧化矽。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該覆晶球下金屬層是由一濺鍍製程所形成的金屬層所構成。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該介電層表面另形成有多個焊料凸塊結構。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是各該焊料凸塊結構均是包含有一形成於該介電層表面的金屬墊；一形成於該金屬墊表面的覆晶球下金屬層 以及一形成於該覆晶球下金屬層上的焊料凸塊。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是各該焊料凸塊結構均另包含有至少一介層插塞，用來電連接各該焊料凸塊結構與其下方相對應的該導電層。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該焊料凸塊結構是設於該基底表面的中央區域，而該等虛擬焊料凸塊結構則是設於該基底表面的外圍區域並環繞有至少一前述的該焊料凸塊結構。
所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該虛擬焊料凸塊結構是用來增進該基底後續的封裝製程中的液態底部密封物的流性穩定。
本發明還提供一種用於權利要求1所述於一基底表面形成焊料凸塊的方法，該基底表面包含有一第一區域、一第二區域以及至少一導電層，該方法包含有下列步驟於該基底表面形成一介電層並覆蓋於該導電層上；形成至少一貫穿該第一區域內的該介電層並電連接該導電層的介層插塞；形成至少一電連接該介層插塞的金屬墊；進行一覆晶球下金屬層製程，以於該第一區域內的該金屬墊表面以及該第二區域內的該介電層表面各形成至少一覆晶球下金屬層；以及於各該覆晶球下金屬層上分別形成一焊料凸塊。
所述的於一基底表面形成焊料凸塊的方法，其特徵是該介電層上另包含有一保護層。
所述的於一基底表面形成焊料凸塊的方法，其特徵是構成該介電層以及該保護層的材料包含有氮化矽或氧化矽。
所述的於一基底表面形成焊料凸塊的方法，其特徵是構成該介層插塞的材料包含有鈦、氮化鈦、鎢、鋁、銅或銅鋁合金。
所述的於一基底表面形成焊料凸塊的方法，其特徵是該覆晶球下金屬層是由一濺鍍製程所形成。
所述的於一基底表面形成焊料凸塊的方法，其特徵是形成於該第二區域內的該焊料凸塊是用來作為一虛擬焊料凸塊，以增進該基底後續的封裝製程中的液態底部密封物的流性穩定。
所述的於一基底表面形成焊料凸塊的方法，其特徵是該基底是一半導體晶片，且該半導體晶片中另形成有一集成電路。
所述的於一基底表面形成焊料凸塊的方法，其特徵是該第一區域是該基底表面的中央區域，而該第二區域則為該基底表面的外圍區域。在本發明的最佳實施例中，一基底表面包含有一第一區域、一第二區域以及至少一導電層。首先進行一化學氣相沉積(chemical vapor deposition，CVD)製程，以於該基底表面形成一覆蓋於該導電層上的介電層。接著形成至少一貫穿該第一區域內的該介電層，並電連接該導電層的介層插塞(via plug)。隨後形成至少一電連接該介層插塞的金屬墊，並進行一覆晶球下金屬層製程，以於該第一區域內的該金屬墊表面以及該第二區域內的該介電層表面各形成至少一覆晶球下金屬層(under bump metallurgy layer，UBM layer)。最後於各該覆晶球下金屬層上，分別形成一焊料凸塊(solder bump)。其中形成於該第二區域內的該焊料凸塊是用來作為一虛擬焊料凸塊，以增進該基底後續的封裝(packaging)製程中的液態底部密封物(under fill liquid compound)的流性穩定。
本發明的優點在於由於本發明的虛擬焊料凸塊是形成於該覆晶球下金屬層，而該覆晶球下金屬層則是直接形成於該介電層表面，毋需如習知製作方法般於形成該覆晶球下金屬層之前先於該介電層表面形成一金屬墊，因此可以避免習知製作方法所導致導線周圍產生寄生電容(parasitic capacitance)的問題。故本發明的製作方法可在不影響產品效能(performance)的前提下，大幅增進該基底於後續的封裝製程中的液態底部密封物的流性穩定，進而提升產品合格率。
為對本發明的結構、製造方法及其功效有進一步了解，茲列舉具體實施例並結合附圖詳細說明如下
圖1至圖4為習知焊料凸塊結構的製作方法示意圖。
圖5至圖9為本發明避免產生寄生電容的焊料凸塊結構的製作方法示意圖。
具體實施例方式
請參考圖5至圖9，圖5至圖9為本發明避免產生寄生電容的焊料凸塊結構(parasitic capacitance-preventing dummy solder bump)的製作方法示意圖。如圖5所示，基底40表面包含有一第一區域42、一第二區域44以及至少一圖案化的導電層46。其中，基底40是一半導體晶片，且該半導體晶片中另形成有一集成電路；而第一區域42是基底40表面的中央區域，第二區域44則為基底40表面的外圍區域。
如圖6所示，首先進行一化學氣相沉積(chemical vapor deposition，CVD)製程，於基底40表面形成一覆蓋於導電層46上，由氮化矽或氧化矽所構成的介電層48，並隨後於介電層48上形成一亦由氮化矽或氧化矽所構成的保護層50。此外，本發明的其它實施例，亦可僅於基底40表面形成一層覆蓋於導電層46上，由氮化矽或氧化矽所構成的介電層48。
如圖7所示，接著進行一蝕刻製程，以於第一區域42內形成至少一貫穿介電層48的介層洞(via hole)52，直至導電層46的表面。隨後進行一沉積(deposition)製程或濺鍍製程，以於各介層洞52中，形成一電連接導電層46的介層插塞(via plug)54，並隨後進行一化學機械研磨(chemicalmechanical polishing，CMP)製程，以使介層插塞54的表面約略與保護層50的表面相切齊。通常介層插塞54是由鈦、氮化鈦及鎢(tungsten)所構成，亦可視產品或製程的需要，而由鈦、氮化鈦、鋁、銅或銅鋁合金所構成。
如圖8所示，隨後形成至少一電連接介層插塞54的金屬墊56，並進行一濺鍍(sputtering)製程及蝕刻製程，以於第一區域42內的金屬墊56表面以及第二區域44內的保護層50表面各形成至少一覆晶球下金屬層(under bumpmetallurgy layer，UBM layer)58。
最後如圖9所示，於各覆晶球下金屬層58上分別形成一焊料凸塊(solderbump)60，以完成本發明的製作方法。其中形成於第二區域44內的焊料凸塊60是用來作為一虛擬焊料凸塊，使使基底40的焊料凸塊布局圖(layout)呈現對稱形態，以於後續的封裝(packaging)製程中，增進基底40的液態底部密封物(under fill liquid compound)的流性穩定。
其中值得注意的是，形成於介層插塞54上方的金屬墊56，是用來增加覆晶球下金屬層(UBM layer)58與介層插塞54的良好鍵結，因此第二區域44內並沒有形成任何金屬墊56。甚至在本發明的其它實施例中，亦可完全不形成金屬墊56的結構，不管是在第一區域42內的焊料凸塊60下方或是第二區域44內的虛擬焊料凸塊60下方。
相較於習知技術中先於介電層18表面形成金屬墊24，再於金屬墊24表面形成覆晶球下金屬層28的製作方式，本發明的虛擬焊料凸塊的製作方法是於藉由進行一濺鍍製程以於第一區域42內的金屬墊56表面以及第二區域44內的保護層50表面各形成覆晶球下金屬層58之後，再於各覆晶球下金屬層58上分別形成一焊料凸塊60，並利用形成於第二區域44內的焊料凸塊60作為一虛擬焊料凸塊，使基底40的焊料凸塊布局圖呈現對稱形態，以於後續的封裝製程中，增進基底40的液態底部密封物的流性穩定。故當製程線寬逐漸縮小而導致介電層48的厚度因產品規格所需而同步降低時，本發明的製作方法可有效避免習知製作方法所導致虛擬焊料凸塊下方的金屬墊與周圍導線產生寄生電容(parasitic capacitance)的問題，進而在不影響產品效能(performance)之前提下，大幅增進基底40於後續的封裝製程中的液態底部密封物的流性穩定，提升產品合格率。
以上所述僅本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與修飾，皆應屬本發明專利的涵蓋範圍。
權利要求
1.一種避免產生寄生電容的虛擬焊料凸塊結構，該虛擬焊料凸塊結構是形成於一基底上，該虛擬焊料凸塊結構包含有至少一形成於該基底表面的導電層；一形成於該基底表面並覆蓋於該導電層上的介電層；一形成於該介電層表面的覆晶球下金屬層 以及一形成於該覆晶球下金屬層上的焊料凸塊。
2.根據權利要求1所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該基底為一半導體晶片，且該半導體晶片中另形成有一集成電路，而該介電層至少包含有一由化學氣相沉積製程所形成的沉積層，用來當作保護層。
3.根據權利要求2所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該沉積層是包含有氮化矽或氧化矽。
4.根據權利要求1所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該覆晶球下金屬層是由一濺鍍製程所形成的金屬層所構成。
5.根據權利要求1所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該介電層表面另形成有多個焊料凸塊結構。
6.根據權利要求5所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是各該焊料凸塊結構均是包含有一形成於該介電層表面的金屬墊；一形成於該金屬墊表面的覆晶球下金屬層 以及一形成於該覆晶球下金屬層上的焊料凸塊。
7.根據權利要求6所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是各該焊料凸塊結構均另包含有至少一介層插塞，用來電連接各該焊料凸塊結構與其下方相對應的該導電層。
8.根據權利要求5所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該焊料凸塊結構是設於該基底表面的中央區域，而該等虛擬焊料凸塊結構則是設於該基底表面的外圍區域並環繞有至少一前述的該焊料凸塊結構。
9.根據權利要求1所述的避免產生寄生電容的虛擬焊料凸塊結構，其特徵是該虛擬焊料凸塊結構是用來增進該基底後續的封裝製程中的液態底部密封物的流性穩定。
10.一種用於權利要求1所述於一基底表面形成焊料凸塊的方法，該基底表面包含有一第一區域、一第二區域以及至少一導電層，該方法包含有下列步驟於該基底表面形成一介電層並覆蓋於該導電層上；形成至少一貫穿該第一區域內的該介電層並電連接該導電層的介層插塞；形成至少一電連接該介層插塞的金屬墊；進行一覆晶球下金屬層製程，以於該第一區域內的該金屬墊表面以及該第二區域內的該介電層表面各形成至少一覆晶球下金屬層；以及於各該覆晶球下金屬層上分別形成一焊料凸塊。
11.根據權利要求10所述的於一基底表面形成焊料凸塊的方法，其特徵是該介電層上另包含有一保護層。
12.根據權利要求11所述的於一基底表面形成焊料凸塊的方法，其特徵是構成該介電層以及該保護層的材料包含有氮化矽或氧化矽。
13.根據權利要求10所述的於一基底表面形成焊料凸塊的方法，其特徵是構成該介層插塞的材料包含有鈦、氮化鈦、鎢、鋁、銅或銅鋁合金。
14.根據權利要求10所述的於一基底表面形成焊料凸塊的方法，其特徵是該覆晶球下金屬層是由一濺鍍製程所形成。
15.根據權利要求10所述的於一基底表面形成焊料凸塊的方法，其特徵是形成於該第二區域內的該焊料凸塊是用來作為一虛擬焊料凸塊，以增進該基底後續的封裝製程中的液態底部密封物的流性穩定。
16.根據權利要求10所述的於一基底表面形成焊料凸塊的方法，其特徵是該基底是一半導體晶片，且該半導體晶片中另形成有一集成電路。
17.根據權利要求10所述的於一基底表面形成焊料凸塊的方法，其特徵是該第一區域是該基底表面的中央區域，而該第二區域則為該基底表面的外圍區域。
全文摘要
一種避免產生寄生電容的虛擬焊料凸塊結構(parasitic capacitance－preventing dummy solder bump)包含有至少一形成於一基底表面的導電層、一覆蓋於該導電層上的介電層、一形成於該介電層表面的覆晶球下金屬層(under bump metallurgy layer，UBM layer)以及一形成於該覆晶球下金屬層上的焊料凸塊。
文檔編號H01L21/02GK1601738SQ03154408
公開日2005年3月30日 申請日期2003年9月27日 優先權日2003年9月27日
發明者饒瑞孟, 許興仁, 陳國明, 劉洪民, 王坤池 申請人:聯華電子股份有限公司