像素結構及其形成方法與驅動方法

2023-06-10 08:40:26 2

專利名稱：像素結構及其形成方法與驅動方法
技術領域：
本發明涉及像素結構(pixel structure),特別是涉及液晶顯示器(liquid crystal display; LCD)的像素結構。
背景技術：
圖1A、圖IB與圖lC所示分別為垂直排列型(vertical alignment; VA)、 多域垂直排列型(multi-domain vertical alignment; MVA)與圖案化垂直排列型 (patterned vertical alignment; PVA)的像素結構的剖面圖， 一般而言，垂直排 列型(VA)僅在下基板10有透明導電玻璃ll(如銦錫氧化物；ITO)的狹縫SL 設計，並利用其產生的電場E分布來使液晶分子LC轉向，多域垂直排列型 (MVA)則靠上基板13的突出物(protrusion)15與下基板10的透明導電玻璃 ll(如銦錫氧化物；ITO)的狹縫SL來產生電場分布，以使液晶分子LC轉向， 圖案化垂直排列型(PVA)則在上下基板都有透明導電玻璃ll(如銦錫氧化物； ITO)的狹縫SL設計，並利用其產生的電場E分布來使液晶分子LC轉向， 圖2A與圖2B分別為垂直排列型(VA)與多域垂直排列型(MVA)的液晶分子 當電壓施加20毫秒後的分布模擬圖， 一般而言，垂直排列型(VA)的反應速 度較慢，尤其是在電極中央部分，如圖2A所示，在電極施加電壓後，液晶 分子LC由下基板20的透明導電玻璃21(如銦錫氧化物；ITO)的狹縫SL開 始傾倒，在20毫秒的時候，中央區域尚未傾倒，直到40毫秒時，才完全傾 倒(未示於圖中)；多域垂直排列型(MVA)利用上基板23的突出物 (protrusion)25使液晶分子LC有預傾角，因此在20毫秒的反應時間後，整區 的液晶分子LC皆已完全傾倒，如圖2B所示；但與傳統垂直排列型(VA)相 較之下，多域垂直排列型(MVA)與圖案化垂直排列型(PVA)仍有後述缺點 一、上基板需要一道額外的製造工藝，多域垂直排列型(MVA)需要產生突出 物的工藝，圖案化垂直排列型(PVA)需要產生透明導電玻璃(如銦錫氧化物； ITO)狹縫的工藝，二、多域垂直排列型(MVA)的上基板突出物由於會使液晶 分子產生預傾角，因此在此區域會造成暗態的漏光現象，三、圖案化垂直排列型(PVA)由於沒有預傾角，反應比多域垂直排列型(MVA)慢，四、多域垂 直排列型(MVA)與圖案化垂直排列型(PVA)由於需要上下基板的整體配合產 生理想的電場分布，因此在工藝條件上較為嚴格，其上下基板需要精確的對 準，否則容易在像素左右兩區反應速度不一致，進而造成面板整體的反應時 間延遲，同時也造成額外的向錯線(disclinationline)，使得穿透率降低。鑑於以上所述諸項問題，目前已有技術在下基板30製作控制電極CE， 以產生電場E使液晶分子LC傾倒，如圖3所示，其主要的驅動方式可分為 下列三種。第 一 種驅動方法為美國專利US6,407，791以及公開申請案 US2003/0112397與US2004/0046914所揭示的直接驅動法，此類型是直接外 加電壓給下基板的控制電極CE，由於液晶面板是由上至下逐行驅動，並且 輪流對換正負半周極性，此外，控制電極也隨像素電極驅動而一起更改電壓 值，因此需要額外多一組集成電路來驅動控制電極，並使其電壓的轉換與掃 描線同步，如圖4所示，其中，21'代表共通電極電位，22'代表奇數行的圖像 信號，23'代表第n列的掃描線信號，24'代表第n+l列的掃描線信號，25'代 表第n列的上方控制電極的信號，26'代表第n列的下方控制電極的信號，27' 代表第n+l列的上方控制電極的信號，28'代表第n+l列的下方控制電極的信 號，此方式主要缺點為 一、需要一組額外的驅動集成電路，以致成本較高， 二、現行液晶面板的驅動集成電路並不支持此種驅動方式。第二種驅動方法為美國專利US6，466，293、 US6，515，719以及公開申請案 US2002/0109813與US2004/0135147所揭示的驅動方法，其元件說明如後， 數據線DL與掃描線WL分別代表驅動此薄膜電晶體TFT信號的導線。共用 電極線COM代表提供共通電壓Vcom的導線。此類型是讓像素處於浮置 (floating)狀態，然後控制電極CE利用電容耦合的方式來控制像素電極PE的 電壓，如圖5A與圖5B所示，當外加電壓vde給控制電極CE使其具有控制 電極電壓Vce之後，像素電極的電位Vp會被電容Cc(由控制電極CE及像素 電極PE所構成)耦合至較低的電位，其電壓關係式為印=^^77^，然Cc + C仏而，此方式的問題為 一、像素電極處於浮置狀態，因此電極容易累積靜電 荷而無宣洩渠道，因此仍會造成圖像殘留的現象(image sticking), 二、由於 像素電極電壓是靠耦合電容Cc而產生，因此像素電極的電壓會比傳統驅動 電壓低，造成穿透率較差，如欲改善此現象，必須增加數據線DL驅動電壓 的值，亦即需改採用高幅電壓的驅動集成電路(例如從5V驅動電壓增加至7V 的驅動電壓)，此種方式的集成電路較難製作，且耗電量也較高。第三種形式的驅動方法揭示於美國公開申請案2004/0046914與 2004/0135147，其利用多個薄膜電晶體(thin film transistor; TFT)在不同時間 內個別驅動控制電極與像素電極的電壓，此種驅動方式的等效電路如圖6所 示，驅動方式則說明如後，VcE與Vp分別代表控制電極與像素電極的電壓， 數據線n與掃描線n分別代表驅動此像素電極的數據線與掃描線，掃描線n-l 為控制上一個像素的掃描線，數據線n-l為左側像素電極的數據線，在點反 轉(dotinversion)驅動狀態下，左右兩側與上下兩側的驅動電壓極性相反，當 前一條掃描線n-l導通時，電晶體TFT2與TFT3導通，正極性的電壓Vd2與 負極性的電壓Vd3分別施加給控制電極VcE與像素電極Vp，當前一條掃描 線n-l關閉時，電晶體TFT2與TFT3關閉，控制電極VCE電壓為Vd2，而像 素電極電壓為Vp，當掃描線n導通時，電晶體TFTt導通，像素電極電位由 -Vd3拉到+ Vdl，而控制電極電壓由Vd2經耦合電容Cc增加至Vd2加上 (Vdl-(-Vd3))與電容耦合量的乘積，此種方式有下列問題 一、電壓VcE由前 一個像素的信號Vd2、 Vd3來決定，而電壓VcE會影響像素的亮度，因此上 下兩個像素容易彼此有影響，二、 一個像素之內有太多個薄膜電晶體，增加 工藝的複雜度。發明內容為克服現有技術的缺陷，依據本發明的一個實施例的一種像素結構，設 置於第一基板上，且電性連接於至少一掃描線及至少一數據線，該像素結構 包括第一切換元件、第二切換元件、至少一像素電極、至少一控制電極以及 至少一耦合電極，第一切換元件電性連接於該掃描線及該數據線，第二切換 元件電性連接於該掃描線及該數據線，像素電極電性連接於該第二切換元 件，控制電極電性連接於該第一切換元件，耦合電極位於部分該控制電極的 下方。
如上所述的像素結構，其中，部分該耦合電極與該部分控制電極之間具 有至少一耦合電容器。如上所述的像素結構，其中，部分該控制電極與部分該像素電極之間具 有至少一控制電容器。如上所述的像素結構，還包括至少一第一共通電極線，位於部分該像素 電極的下方。如上所述的像素結構，其中部分該像素電極與部分該共通電極線之間具 有第一共通電容器。如上所述的像素結構，其中該第一切換元件包括電晶體，該電晶體具有 耦接於該掃描線的柵極、耦接於該數據線的源極、及耦接於該控制電極的漏 極。如上所述的像素結構，其中該第二切換元件包括電晶體，該電晶體具有 耦接於該掃描線的柵極、耦接於該數據線的源極、及耦接於該像素電極的漏 極。如上所述的像素結構，還包括對應設置於該第一基板的第二基板，且該 第二基板具有共通電極。如上所述的像素結構，其中，該第二基板的該共通電極及部分該像素電 極之間具有至少一第一電容器。如上所述的像素結構，其中，該第二基板的該共通電極及部分該控制電 極之間具有至少一第二電容器。如上所述的像素結構，還包括至少一第二共通電極線，位於部分該像素 電極的下方。如上所述的像素結構，其中，該第一共通電極線、該第二共通電極及部 分該像素電極之間，分別具有至少一第一共通電容器及至少一第二共通電容祖益o如上所述的像素結構，其中，施加於該第一共通電極線的信號及該第二 共通電極線，實質上不同。如上所述的像素結構，其中，施加於該第一共通電極線的信號及該第二 共通電極線的信號實質上相同。如上所述的像素結構，其中，施加於該第二共通電極線的信號及該耦合
電極的信號實質上不同。如上所述的像素結構，其中，該該第一共通電極線的該信號與該第二共 通電極線的該信號實質上為反相。如上所述的像素結構，其中，該控制電極與該共通電極的電壓差絕對值， 實質上不同於該像素電極與該共通電極的電壓差絕對值。如上所述的像素結構，其中，該控制電極與該共通電極的電壓差絕對值， 實質上大於該像素電極與該共通電極的電壓差絕對值。如上所述的像素結構，其中，該控制電極的材料實質上相同於該數據線 的材料與該像素電極的材料的其中之一。如上所述的像素結構，其中，該耦合電極的材料實質上相同於該掃描線 的材料與該數據線的材料的其中之一。依據本發明的另一個實施例的一種顯示元件，包括如上所述的像素結構。依據本發明的另一個實施例的一種電子元件，包括如上所述的顯示元件。依據本發明的另一個實施例的一種像素結構的形成方法，該像素結構形 成於第一基板上，且電性連接於至少一掃描線及至少一數據線，該方法包括 形成第一切換元件、形成第二切換元件、形成至少一像素電極、形成至少一 控制電極以及形成至少一耦合電極，第一切換元件電性連接於該掃描線及該 數據線，第二切換元件電性連接於該掃描線及該數據線，像素電極電性連接 於該第二切換元件，控制電極電性連接於該第一切換元件，耦合電極位於部 分該控制電極的下方。如上所述的方法，還包括，形成至少一第一共用電極線於部分該像素電 極的下方。如上所述的方法，還包括，形成至少一第二共用電極線於部分該像素電 極的下方。如上所述的方法，其中，施加於該第一共通電極線的信號及該第二共通 電極線的信號實質上不同。如上所述的方法，其中，施加於該第一共通電極線的信號及該第二共通 電極線的信號實質上相同。
如上所述的方法，其中，施加於該第二共通電極線的信號及該耦合電極 的信號實質上不同。如上所述的方法，其中，該第一共通電極線的該信號及該第二共通電極 線的該信號實質上為反相。如上所述的方法，其中，該控制電極的材料實質上相同於該數據線的材 料與該像素電極的材料的其中之一。如上所述的方法，其中，該耦合電極的材料實質上相同於該掃描線的材 料與該數據線的材料額其中之一 。如上所述的方法，其中該第一切換元件包括電晶體，該電晶體具有耦接 於該掃描線的柵極、耦接於該數據線的源極、及耦接於該控制電極的漏極。如上所述的方法，其中該第二切換元件包括電晶體，該電晶體具有耦接 於該掃描線的柵極、耦接於該數據線的源極、及耦接於該像素電極的漏極。依據本發明的另一個實施例的一種像素結構的驅動方法，該像素結構設 置於第一基板上，且電性連接於至少一掃描線及至少一數據線，且其具有第 一切換元件、第二切換元件、至少一像素電極、至少一控制電極以及至少一 耦合電極，該驅動方法包括提供對應於顯示數據的電壓給像素電極與該控制 電極，使得該像素電極與該控制電極處於浮置狀態、提供第一耦合電壓給該 耦合電極以及將該第一耦合電壓的變化量通過至少一耦合電容耦合至該控 制電極，使得該控制電極與共通電極的電壓差實質上大於該像素電極與該共 通電極的電壓差，其中該共通電極位於第二基板上，且對應於該第一基板。如上所述的驅動方法，還包括提供該第一耦合電壓給第一儲存電容的 一端，並通過該第一儲存電容將該第一耦合電壓的變化量耦合至該像素電 極，其中該第一儲存電容的另一端耦接至該像素電極；以及；提供第二耦合 電壓給第二儲存電容的一端，並通過該第二儲存電容將該第二耦合電壓的變 化量耦合至該像素電極，其中該第一儲存電容的另一端耦接至該像素電極。如上所述的驅動方法，其中，該第一耦合電壓與該第二耦合電壓信號實 質上不同。如上所述的驅動方法，其中，該第一耦合電壓與該第二耦合電壓信號實 質上相同。如上所述的驅動方法，其中，該第一耦合電壓與該第二耦合電壓信號實
質上為反相。本發明提出一種像素結構並搭配驅動設計，以穩定地驅動控制電極的電 壓，使其達到控制電極電壓與上基板共通電極電壓的電壓差絕對值實質上大 於像素電極電壓與上基板共通電極電壓的電壓差絕對值。為讓本發明的上述和其他目的、特徵、和優點能更明顯易懂，下文特舉 出較佳實施例，並配合附圖，作詳細說明。


圖1A、圖1B與圖1C所示分別為垂直排列型、多域垂直排列型與圖案化垂直排列型的像素結構的剖面圖。圖2A與圖2B分別為垂直排列型(VA)與多域垂直排列型(MVA)的電場與液晶分子分布模擬圖。圖3所示為傳統利用控制電極控制液晶分子轉向的示意圖。圖4所示為傳統的直接驅動控制電極的信號波形圖。圖5所示為傳統利用耦合電容驅動像素電極的示意圖。圖6所示為使用多個電晶體控制驅動電極的等效電路圖。圖7所示為依據本發明一個實施例的像素驅動電路的示意圖。圖8A至圖8E為相容於現行薄膜電晶體工藝的掩模布局圖。圖9A與圖9B所示為上基板所需的掩模布局圖。圖IOA與圖IOB所示分別為本發明的像素的橫截面在暗態及亮態的液晶 分子分布狀況。圖11所示為依據本發明實施例的像素結構所需的驅動信號波形圖。圖12A至圖12E所示為依據本發明實施例將兩個耦合電極設計於一個像 素內的掩模示意圖。圖13A至圖13H所示為控制電極與像素電極的關係圖。圖14為依據本發明另一個實施例的像素的剖面圖。圖15A至圖15C所示為本發明另一個實施例的像素所需的掩模布局圖。圖16為依據本發明另一個實施例的像素的剖面圖。圖17A與圖17B所示分別為圖16的像素的橫截面在暗態及亮態的液晶 分子分布狀況。
圖18A至圖18C所示為本發明另一個實施例的像素所需的掩模布局圖。 圖19為依據本發明另一個實施例的像素的剖面圖。 圖20A為將兩個耦合電極與像素電極之間形成儲存電容的像素所需的 掩模布局圖。圖20B與圖20C所示分別為圖20A的像素的剖面圖與等效電路圖。圖21A與圖21B為控制電極與像素電極的關係。圖22所示為包括本發明所揭示的像素結構的顯示元件的示意圖。圖23所示為包括圖21所示的顯示元件的電子元件的示意圖。其中，附圖標記說明如下10 透明導電玻璃； CE 控制電極；100 下基板； 110 介電層；120 鈍化層； 130 圖案化的透明導電層； 140 上基板的透明導電層；150 彩色濾光片；160 上基板； LC 液晶分子；Vc 耦合電極； Vce 控制電極；200 顯示元件； 210 像素結構； 300 電子元件。
具體實施方式
圖7所示為依據本發明一個實施例的像素驅動電路的示意圖，該像素驅 動電路包括第一電晶體Tl、第二電晶體T2、耦合電極Vc、第一耦合電容 Cce、以及第二耦合電容CEP，第一電晶體Tl有柵極耦接至掃描線WL，其 源極耦接至數據線DL，其漏極耦接至控制電極VcE，第二電晶體T2有柵極 耦接至該掃描線WL，其源極耦接至該數據線DL，且其漏極耦接至像素電極Vp，第一耦合電容CcE耦接於該控制電極VcE與該耦合電極Vc之間，第二耦合電容CEP耦接於該控制電極VcE與該像素電極Vp之間，當掃描線WL 被集成電路驅動至高電位時，第一電晶體T1與第二電晶體T2導通，數據線 DL上的信號會傳遞到像素電極Vp與控制電極Vce，當第一電晶體Tl與第 二電晶體T2關閉時，耦合電極Vc的電壓經由耦合電極CcE耦合至控制電極VCE。因此，控制電極VcE的電壓有所改變，使得控制電極VcE電壓與上基
板的共通電極Vcom(CF)電壓的電壓差絕對值實質上大於像素電極Vp電壓 與上基板的共通電極Vcom(CF)電壓的電壓差絕對值。在圖7的電路圖中，控制電極VCE、像素電極Vp與共通電極的關係如 下所示-formula see original document page 14為了實現上述的電路，舉一個實施例如下，圖8A至圖8E為相容於現行 薄膜電晶體工藝的布局圖，圖8A所示為第一金屬層(metall)Ml的布局，其 主要是用來製作柵極(gate)、柵極線(gate line)、至少兩個共通電極線coml、 com2以及本發明所需的耦合電極C，較佳地，其從共通電極線的其中之一延 伸，但不限於此，也可全部不從共通電極線延伸或全部從共用電極線延伸。 圖8B所示為半導體層Sl的布局，其主要是用來製作薄膜電晶體的溝道區， 且本發明的半導體層的材料包括非晶矽、多晶矽、單晶矽、微晶矽、含鍺的 上述晶格材料、或其它材料、或上述材料的組合。本發明以非晶矽(amorphous silicon; a-Si)為實施範例，但不限於此。圖8C所示為第二金屬層(metal 2)M2 的布局，其主要是用來製作數據線(dataline)、源極/漏極以及本發明所需的控 制電極CE。此時，柵極、半導體層及源極/漏極即構成切換元件(例如薄膜 電晶體)。圖8D所示為通孑L(through hole)的布局，以暴露出部分的源極/漏 極。圖8E所示為像素電極PE的布局，使得像素電極PE電性連接於兩個切 換元件(T1，T2)的其中之一。像素電極PE的材料包括透光材料(例如銦錫氧 化物(ITO)、銦鋅氧化物(IZO)、鋁鋅氧化物(AZO)、鎘錫氧化物(CTO)、鋁錫 氧化物(ATO)、氧化鯰、或其它材料、或上述材料的組合)、反射材料(例如 金、銀、銅、鐵、錫、鉛、鎳、鎘、鉬、釹、鎢、鈦、鉅、或其它材料、或 上述材料的氮化物、或上述材料的氧化物、或上述材料的氮氧化物、或上述 材料的合金、或上述材料的組合)、或上述材料的組合。本發明以銦錫氧化物 (ITO)或銦鋅氧化物(IZO)等透明材料為實施範例，但不限於此。圖9A與圖
9B所示為上基板所需的布局圖，上基板(也稱為第二基板)的部分由黑框 (black matrix)BM、彩色濾光片(color filter, CF)以及共通電極COM所組成， 此上基板與下基板(也稱為第一基板)的組合所形成的像素包括兩個薄膜晶體 管，數據線DL通過右側的薄膜電晶體T2供電給第二金屬層(metal 2)的控制 電極CE，此外數據線DL通過左側的薄膜電晶體Tl供電給像素電極PE。其 中，上、下基板的至少之一的材料包括透明(如玻璃、石英或類似的材料)、
不透明(如晶圓、陶瓷或類似的材料)或可撓性(如塑膠、橡膠、聚碳酸酯、
聚甲基丙醯酸甲酯、聚酯類、聚烯類或類似的材料)的材料，本發明是以透明
材料的玻璃為實施範例，但不限於此。而第一電晶體T1與第二電晶體T2的 類型的至少之一可為頂柵型(top-gatetype)、底柵型(bottom-gate type,如背 部溝道蝕刻型(BCE),蝕刻終止型(etching-stopper)或類似的類型)或上述的組 合，本發明是以底柵型電晶體為實施範例，但不限於此。再者，有源層也可 部分或全部摻雜n型、p型的摻雜物、或上述的混合，本發明是以部分摻雜 n型的摻雜物為實施範例，但不限於此。
圖IOA與圖IOB所示分別為本發明的像素的橫截面在暗態及亮態的液晶 分子分布狀況，其中，圖10A與圖10B是以耦合電極C位於下基板100上 為範例說明，介電層110覆蓋於耦合電極C上，控制電極CE形成於介電層 110上，並位於耦合電極C上方，鈍化層(Passivation)120覆蓋於控制電極CE 上，然後透明導電層130經圖案化(patterned)後，形成於鈍化層 (Passivation) 120上，在圖案化的透明導電層130的上方依序有液晶分子LC、 上基板的透明導電層140、彩色濾光片150以及上基板160。此外必需說明 的是，耦合電極C是從共用電極線的其中之一延伸為範例，但不限於此，也 可全部不從共通電極線延伸或全部從共通電極線延伸。若實施例以兩條共通 電極線於一個像素中，且耦合電極分別自兩條共通電極線其中一條延伸為範 例，則此像素的驅動信號波形如圖11所示，顯示面板的掃描線由上至下逐 條掃描，Vdata為數據線所負載相對應像素電極的電壓，耦合電極C1與C2 的電壓則周期性振蕩，當前一個掃描線Vg(n-l)打開電晶體後，控制電極與 像素電極同時通過數據線而依Vdata信號充電，當前一個掃描線Vg(n-l)關閉 後，像素電極處於浮置(floating)狀態，當耦合電極C1與C2的信號轉換時， 控制電極CE與像素電極PE的信號也會通過耦合電容Cc:e與Cep而改変，在
此圖中，控制電極CE與像素電極PE由耦合電極C1將電壓往上拉，在正極 性驅動(像素電極電壓實質上大於共通電極電壓)時，通過適當的設計耦合電 容耦合電容CCE(電容值較大)與CEP(電容值較小)，便可讓控制電極的電壓VCE 振幅實質上較像素電極的電壓Vp大。因此，控制電極與上基板的共通電極 電壓差的均方根(root mean square)值實質上不同於像素電極與上基板共通電 極的電壓差的均方根值，較佳地，控制電極與上基板的共通電極電壓差的均 方根值實質上大於像素電極與上基板共通電極的電壓差的均方根值。
以上方式可達到控制電極的電壓要求，然而在面板上，目前採用較多的 是線反轉(line inversion)、歹lj反轉(column inversion)、 點反轉(dot inversion)以 及雙線點反轉(2 line dot inversion),其功能可以減少面板閃爍(flicker)或是串 擾(cross talk),在點反轉或雙線點反轉設計條件下，同一條柵極線的像素電 極同時存在正、負極性，因此在正極性的時候，控制電極CE的電壓Vce必 須比像素電極PE的電壓Vp高，在負極性的時候，控制電極CE的電壓VcE 必須比像素電極PE的電壓Vp低。舉例來說，上基板共通電極所傳輸的電壓 約為6V，當像素驅動在正半周(約6-約11.5V)時，假設為約11.5V，則控制 電極CE的電壓VcE需約大於11.5V，例如約為14V，當像素驅動在負半周(約 0.5-約6V)時，假設為約0.5V，則控制電極CE的電壓Vce需約小於0.5V， 例如為約-4V。因此耦合電極Cl與C2信號在正負極性間的信號需要實質上 不同，則較佳地需要實質上相反，所以，其設計如圖12A所示，在點反轉的 時候，兩條耦合電極Cl與C2的電性實質上為反相，亦即，各別接到像素內， 如此正極性的像素就可以通過正極性的耦合電極Cl將控制電極CE的電壓 Vce往上拉，負極性的像素就可以通過負極性的耦合電極C2將控制電極CE 的電壓VcE往下拉，耦合電極C1與C2電壓波形如圖ll所示。
上述實施例是以現行五道掩模工藝來說明，但也可以其他方式(如四道 掩模工藝、外加有機材料的高開口率工藝、彩色濾光片在陣列上(color filter on array; COA)、陣列在彩色濾光片上(array on color filter; AOC))實現此種 設計。必需說明的是COA及AOC代表彩色濾光片形成於下基板100上，而 不設置於上基板160上。此外，本發明是以彩色濾光片設於上基板160上為 實施範例，但不限於此。
上述實施例是以控制電極為一條平行線為例，但在實作上，控制電極CE
與像素電極PE的布局圖案也可以有所變化，如圖13A至圖13H所示，虛線 所示為控制電極CE，而點狀區域為像素電極PE，圖13A至圖13H依序為控 制電極CE與像素電極PE呈矩形、控制電極CE呈梯形而像素電極PE呈三 角形、控制電極CE與像素電極PE呈多邊形、PE呈多邊形而控制電極CE 呈矩形、像素電極PE的內緣突出而控制電極CE呈矩形、像素電極PE呈不 規則排列、像素電極PE連結呈圓形而控制電極CE呈圓形、像素電極PE內 緣連結而控制電極CE呈矩形、或其它設計圖案、或上述的組合，然而本發 明實施例不以此為限。因此，控制電極CE的形狀可配合/不配合像素電極PE 的形狀。此外，耦合電極可設計與控制電極實質上相似/實質上不相似的圖案， 並位於控制電極下方，以提高開口率。較佳地耦合電極可設計與控制電極實 質上相似的圖案，但不限於此。
圖14為依據本發明另一個實施例的像素的剖面圖，此實施例與圖IOA、 圖IOB相似，但於此實施例中，控制電極CE上方的鈍化層120被局部去除， 且控制電極CE的電壓VcE需實質上大於像素電極PE的電壓Vp，以產生電 場使液晶分子LC向正確的方向傾倒，圖中的鈍化層120主要在保護薄膜晶 體管，防止液晶分子破壞其特性，然而此鈍化層120會吸收一些控制電極 CE到液晶分子LC的電壓分量，尤其在高開口率工藝中，此鈍化層為較厚的 有機材料，防止數據線影響像素電極信號，在這種工藝條件中，需將控制電 極CE上方的鈍化層120移除，如此，可降低控制電極CE比像素電極PE所 需要增加的電壓量，其剖面如圖14所示，主要的製作方式為在製作貫通孔 (through hole)時，將控制電極CE上方的鈍化層120移除。其中，鈍化層的 材料包括無機材料(如氮化矽、氧化矽、氮氧化矽、碳化矽、類黑鑽石材料、 或其它材料、或上述材料的組合)、有機材料(如光阻、聚丙醯類、聚酯類、 聚環氧類、聚亞醯類、聚碳酸酯類、聚醚類、或其它材料、或上述材料的組 合)、或上述材料的組合。
於圖8A至圖8E的像素中，控制電極CE以第二金屬層(Metal 2)實現， 並以第一金屬層(Metall)作耦合電極C，然而，其他方式也可達到相同效果， 圖15A至圖15C所示為利用第一金屬層(Metal l)Ml作耦合電極C，並以透 明導電層130作控制電極CE，此處以一個Z字形像素作為示意圖，但不限 於此，且其剖面如圖16所示。圖17A與圖17B所示分別為此實施例的像素
的橫截面在暗態及亮態的液晶分子分布狀況，其中，耦合電極C位於下基板
100上，介電層110與鈍化層120覆蓋於耦合電極C上，控制電極CE與圖 案化的透明導電層130形成於鈍化層120上，且控制電極CE位於耦合電極 C上方，在圖案化的透明導電層130 (即像素電極PE)與控制電極CE的上方 依序有液晶分子LC、上基板的透明導電層140、彩色濾光片150以及上基板 160，再以圖11的驅動信號波形來驅動此像素，可使控制電極CE與上基板 160的共通電極的電壓差的均方根值實質上大於像素電極與上基板共通電極 的電壓差的均方根值。
除了如圖15A至圖15C所示，以第一金屬層(Metal l)Ml作耦合電極C， 且其自共通電極線延伸為範例，但不限於此，也可不自共通電極線延伸，並 以透明導電物ITO作控制電極CE，其他方式也可達到相同效果，如圖18A 至圖18C所示，其以一個Z字形像素作為示意圖，但不限於此，且其剖面如 圖19所示，其中，介電層110位於下基板100上，耦合電極C形成於介電 層110上，鈍化層120覆蓋於耦合電極C上，控制電極CE與圖案化的透明 導電層130形成於鈍化層120上，且控制電極CE位於耦合電極C上方，在 圖案化的透明導電層130 (即像素電極PE)與控制電極CE的上方依序有液晶 分子LC、上基板的透明導電層140、彩色濾光片150以及上基板160，再以 圖11的驅動信號波形來驅動此像素，可使控制電極與上基板的共通電極的 電壓差的均方根值實質上大於像素電極與上基板共通電極的電壓差的均方 根值。
在圖12A至圖12E中，同一個像素內有C1與C2兩條耦合電極，且每 一條耦合電極延伸自共通電極線其中一條為範例，較佳地分別接到實質上不 同的耦合電壓信號，以達到點反轉(dotinversion)的驅動方式，但不限於此， 也可分別接到實質上相同的耦合電壓信號。圖20A為將兩個共通電極線與像 素電極之間形成儲存電容，如圖20A的虛線所圈選處所示。其中，該所述的 耦合電極C是延伸至共通電極線的其中一條為範例，但不限於此。圖20B與 圖20C所示分別為圖20A的像素的剖面圖與等效電路圖，通過設計適當的儲 存電容Csn與CsT2，便可控制耦合電極C耦合至像素電極PE的電壓量，如 此可以控制像素電極PE的電壓值，以此設計方式，設計者可隨意設計控制 電極CE與像素電極PE的電壓差，並避免像素電極的電位受控制電極CE影
響而改變電位。在圖20C的電路圖中，控制電極VCE、像素電極Vp與共通電極的關係如下所示formula see original document page 19假設液晶電容ClC—min約為0.15pF，耦合電容Cep約為0.15pF， CcE約為0.5pF，CLC(CE)約為0.15pF，儲存電容Cstl約為0.1pF，Cst2約為0.02pF， AVcl 約為5V，貝UAVp(rms)、 AVCE(rms)與操作電壓的關係如圖21A與圖21B所 示，控制電極不管在任何驅動電壓下，都可穩定地高於像素電極3V以上， 如此可以讓像素在暗態有電壓使液晶產生預傾角，增加反應速度，在亮態時， 其控制電極的電場可以讓液晶向正確方向傾倒，提升面板的穩定度。必需說明的是上述實施例所述的耦合電極，若自共通電極線延伸時，則 其耦合電極c所傳輸的信號也實質上相同於共通電極線所傳輸的信號，例如 圖15A至圖15C，但限於此。若耦合電極自共通電極線其中一條延伸時，則 其耦合電極c所傳輸的信號也實質上相同於共通電極線其中一條所傳輸的信 號如圖8A至圖8E、圖12A至圖12E、圖20A至圖20，但限於此。也就是 說，共通電極線其中一條(也稱為第一共通電極線)所傳遞的信號可選擇性實 質上相同或實質上不同於共通電極線另外一條(也稱為第二共通電極線)所傳 遞的信號。較佳地，第一共通電極線所傳遞的信號與第二共通電極線實質上 呈反相，但不限於此。換句話說，若耦合電極自共通電極線其中一條(即第一 共通電極線)延伸且其所傳遞的信號實質上不同或實質上相同於共通電極線 另外一條(即第二共通電極線)所傳遞的信號時，則耦合電極所傳遞的信號實 質上不同或實質上相同於共通電極線另外一條(即第二共通電極線)所傳遞的 信號。因此，此時第一共通電極所傳遞的電壓或信號也可稱之為第一耦合電 壓，而第二共通電極所傳遞的電壓或信號也可稱之為第二耦合電壓。此外， 本發明的實施例是以一條、兩條共通電極線為實施範例，也可依設計要求以
增加或減少共通電極線的數目，如0條(即僅有耦合電極的數目)、 一條、 兩條、三條、四條、五條、六條、七條、八條等。再者，本發明上述實施例所述的控制電極的材料實質上相同於掃描線的 材料、數據線的材料與該像素電極的材料的其中之一。圖22所示為顯示元件200，其包括本發明所揭示的像素結構210，該顯 示元件200可為液晶顯示器(LCD)、發光顯示器(electroluminescent device; ELD)、場發射顯示器(field emission device; FED)、或諸如此類的顯示元件。圖23所示為電子元件300，其包括如圖22所示的顯示元件200，該電 子元件可為筆記本電腦(notebook; NB)、電視(television; TV)、監視器 (monitor)、數字儀錶板(digital billboard)、移動型裝置(如電話、手錶、數碼照 相機、數碼相框、個人數碼助理(PDA)、數碼攝影機、數碼影像播放器、遊 戲機)、室內/室外看板、或諸如此類的裝置。
權利要求
1.一種像素結構，設置於第一基板上，且電性連接於至少一掃描線及至少一數據線，該像素結構包括第一切換元件，電性連接於該掃描線及該數據線；第二切換元件，電性連接於該掃描線及該數據線；至少一像素電極，電性連接於該第二切換元件；至少一控制電極，電性連接於該第一切換元件；以及至少一耦合電極，位於部分該控制電極的下方。
2. 如權利要求1所述的像素結構，其中，部分該耦合電極與該部分控制 電極之間具有至少一耦合電容器。
3. 如權利要求1所述的像素結構，其中，部分該控制電極與部分該像素 電極之間具有至少一控制電容器。
4. 如權利要求1所述的像素結構，還包括至少一第一共通電極線，位於 部分該像素電極的下方。
5. 如權利要求4所述的像素結構，其中部分該像素電極與部分該共通電 極線之間具有第一共通電容器。
6. 如權利要求1所述的像素結構，其中該第一切換元件包括電晶體，該 電晶體具有耦接於該掃描線的柵極、耦接於該數據線的源極、及耦接於該控 制電極的漏極。
7. 如權利要求1所述的像素結構，其中該第二切換元件包括電晶體，該 電晶體具有耦接於該掃描線的柵極、耦接於該數據線的源極、及耦接於該像 素電極的漏極。
8. 如權利要求1所述的像素結構，還包括對應設置於該第一基板的第二 基板，且該第二基板具有共通電極。
9. 如權利要求8所述的像素結構，其中，該第二基板的該共通電極及部 分該像素電極之間具有至少一第一電容器。
10. 如權利要求9所述的像素結構，其中，該第二基板的該共通電極及部 分該控制電極之間具有至少一第二電容器。
11. 如權利要求4所述的像素結構，還包括至少一第二共通電極線，位於 部分該像素電極的下方。
12. 如權利要求11所述的像素結構，其中，該第一共通電極線、該第二 共通電極及部分該像素電極之間，分別具有至少一第一共通電容器及至少一 第二共通電容器。
13. 如權利要求11所述的像素結構，其中，施加於該第一共通電極線的 信號及該第二共通電極線的信號，實質上不同。
14. 如權利要求11所述的像素結構，其中，施加於該第一共通電極線的 信號及該第二共通電極線的信號實質上相同。
15. 如權利要求11所述的像素結構，其中，施加於該第二共通電極線的 信號及該耦合電極的信號實質上不同。
16. 如權利要求13所述的像素結構，其中，該第一共通電極線的該信號 與該第二共通電極線的該信號實質上為反相。
17. 如權利要求1所述的像素結構，其中，該控制電極與該共通電極的電 壓差絕對值，實質上不同於該像素電極與該共通電極的電壓差絕對值。
18. 如權利要求1所述的像素結構，其中，該控制電極與該共通電極的電 壓差絕對值，實質上大於該像素電極與該共通電極的電壓差絕對值。
19. 如權利要求1所述的像素結構，其中，該控制電極的材料實質上相同 於該數據線的材料與該像素電極的材料的其中之一。
20. 如權利要求1所述的像素結構，其中，該耦合電極的材料實質上相同 於該掃描線的材料與該數據線的材料的其中之一。
21. —種顯示元件，包括如權利要求1所述的像素結構。
22. —種電子元件，包括如權利要求21所述的顯示元件。
23. —種像素結構的形成方法，該像素結構形成於第一基板上，且電性連 接於至少一掃描線及至少一數據線，該方法包括形成第一切換元件於該像素結構中，且電性連接於該掃描線及該數據線；形成第二切換元件於該像素結構中，且電性連接於該掃描線及該數據線；形成至少像素電極於該像素結構中，且電性連接於該第二切換元件； 形成至少一控制電極於該像素結構中，且電性連接於該第一切換元件； 以及形成至少一耦合電極於部分該控制電極的下方。
24. 如權利要求23所述的方法，還包括，形成至少一第一共用電極線於 部分該像素電極的下方。
25. 如權利要求24所述的方法，還包括，形成至少一第二共用電極線於 部分該像素電極的下方。
26. 如權利要求25所述的方法，其中，施加於該第一共通電極線的信號 及該第二共通電極線的信號實質上不同。
27. 如權利要求25所述的方法，其中，施加於該第一共通電極線的信號 及該第二共通電極線的信號實質上相同。
28. 如權利要求25所述的方法，其中，施加於該第二共通電極線的信號 及該耦合電極的信號實質上不同。
29. 如權利要求26所述的方法，其中，該第一共通電極線的該信號及該 第二共通電極線的該信號實質上為反相。
30. 如權利要求23所述的方法，其中，該控制電極的材料實質上相同於 該數據線的材料與該像素電極的材料的其中之一。
31. 如權利要求23所述的方法，其中，該耦合電極的材料實質上相同於 該掃描線的材料與該數據線的材料的其中之一。
32. 如權利要求23所述的方法，其中該第一切換元件包括電晶體，該晶 體管具有耦接於該掃描線的柵極、耦接於該數據線的源極、及耦接於該控制 電極的漏極。
33. 如權利要求23所述的方法，其中該第二切換元件包括電晶體，該晶 體管具有耦接於該掃描線的柵極、耦接於該數據線的源極、及耦接於該像素 電極的漏極。
34. —種像素結構的驅動方法，該像素結構設置於第一基板上，且電性連 接於至少一掃描線及至少一數據線，且其具有第一切換元件、第二切換元件、 至少一像素電極、至少一控制電極以及至少一耦合電極，包括提供對應於顯示數據的電壓給像素電極與該控制電極，使得該像素電極 與該控制電極處於浮置狀態；提供第一耦合電壓給該耦合電極；以及 將該第一耦合電壓的變化量通過至少一耦合電容耦合至該控制電極，使 得該控制電極與共通電極的電壓差實質上大於該像素電極與該共通電極的 電壓差，其中該共通電極位於第二基板上，且對應於該第一基板。
35. 如權利要求34所述的驅動方法，還包括提供該第一耦合電壓給第一儲存電容的一端，並通過該第一儲存電容將 該第一耦合電壓的變化量耦合至該像素電極，其中該第一儲存電容的另一端 耦接至該像素電極；以及；提供第二耦合電壓給第二儲存電容的一端，並通過該第二儲存電容將該 第二耦合電壓的變化量耦合至該像素電極，其中該第一儲存電容的另一端耦 接至該像素電極。
36. 如權利要求34所述的驅動方法，其中，該第一耦合電壓與該第二耦 合電壓信號實質上不同。
37. 如權利要求34所述的驅動方法，其中，該第一耦合電壓與該第二耦 合電壓信號實質上相同。
38. 如權利要求34所述的驅動方法，其中，該第一耦合電壓與該第二耦 合電壓信號實質上為反相。
全文摘要
一種像素結構及其形成方法與驅動方法，該像素結構設置於第一基板上，且電性連接於至少一掃描線及至少一數據線，該像素結構包括第一切換元件、第二切換元件、至少一像素電極、至少一控制電極以及至少一耦合電極，第一切換元件電性連接於該掃描線及該數據線，第二切換元件電性連接於該掃描線及該數據線，像素電極電性連接於該第二切換元件，控制電極電性連接於該第一切換元件，耦合電極位於部分該控制電極的下方。本發明提出一種像素結構並搭配驅動設計，以穩定地驅動控制電極的電壓，使其達到控制電極電壓與上基板共通電極電壓的電壓差絕對值實質上大於像素電極電壓與上基板共通電極電壓的電壓差絕對值。
文檔編號G02F1/133GK101126880SQ20071015326
公開日2008年2月20日 申請日期2007年9月29日 優先權日2007年9月29日
發明者張庭瑞, 楊家榮, 田名峰, 蘇振嘉, 陳伯綸 申請人:友達光電股份有限公司