互補金屬氧化物半導體輸出電路的製作方法
2023-06-10 23:08:56
專利名稱：互補金屬氧化物半導體輸出電路的製作方法
技術領域：
本發明涉及用來確定關閉時的輸出的互補金屬氧化物半導體(CMOS)電路。
在傳統的CMOS輸出電路中，可以與高阻抗一起得到輸出，或者可以把輸出電壓拉到VSS或VDD。但是，為了使每種輸出狀態的選擇成為可能，必須改變電路並採用分開的製造工藝。
按照本發明的CMOS輸出電路使用開關來選擇性地把決定關閉時的輸出電壓的PMOS電晶體和NMOS電晶體的各個柵極的電位拉到VDD或VSS。可通過選擇開關的狀態把由此形成的CMOS輸出電路的輸出確定為高阻抗輸出、VSS或VDD。
具體實施例方式
現參照附圖描述本發明的實施例。
圖1、2、3、5和6是表示按照本發明的CMOS輸出電路的實例的示意圖。
參照圖1，輸入端子102連接至NMOS電晶體111的柵極。輸出端子101的電位是由輸入端子102的電位決定的。當把信號輸入到關閉端子121和122時，NMOS電晶體112和PMOS電晶體113導通。若此時熔絲132斷開，而熔絲131導電，則NMOS電晶體111的柵極電位被拉到VSS，使NMOS電晶體111截止，從而在輸出端子101設置高阻抗。反之，若熔絲131斷開，而熔絲132導電，則NMOS電晶體111的柵極電位被拉到VDD，使NMOS電晶體111導通，而輸出端子101的電位則被拉到VSS。這樣，通過使熔絲131和132其中之一在導電和斷開狀態之間改變，就可選擇VSS或高阻抗輸出作為關閉時的輸出。
類似地，圖5所示配置與圖1所示配置成反相關係，它實現在VDD與高.阻抗輸出之間的選擇。接著，描述圖2所示電路的操作。參照圖2，從輸入端子202向NMOS電晶體211的柵極提供輸入，並從輸入端子203向PMOS電晶體214的柵極提供輸入。輸出端子201的電位是由流過這兩個電晶體211和214的電流決定的。當輸入信號到關閉端子221和222時，NMOS電晶體212和PMOS電晶體213和215導通，把PMOS電晶體214的柵極電位拉到VDD，從而使PMOS電晶體214截止。若此時熔絲232斷開，而熔絲231導電，則NMOS電晶體211的柵極電位被拉到VSS，使NMOS電晶體211截止，從而在輸出端子201設置高阻抗。
反之，若熔絲231斷開而熔絲232導電，則NMOS電晶體211的柵極電位被拉到VDD，使NMOS電晶體211導通，於是輸出端201的電位被拉到VSS。因此，通過使熔絲231和232其中之一在導電和斷開狀態之間改變，就可將VSS或高阻抗輸出選擇為關閉時的輸出。類似地，圖6中所示配置與圖2所示配置成反相關係，它能實現在VDD與高阻抗輸出之間的選擇。
下面描述圖3所示電路的操作。參照圖3，從輸入端302向NMOS電晶體311的柵極提供輸入，從輸入端303向PMOS電晶體314的柵極提供輸入。輸出端301的電位是由流過這兩個電晶體311和314的電流決定的。當輸入信號到關閉端子321和322時，NMOS電晶體312和315以及PMOS電晶體313和316導通。若熔絲332斷開而熔絲331導電，則NMOS電晶體311的柵極電位被拉到VSS，使NMOS電晶體311截止。若熔絲333斷開而熔絲334導電，則PMOS電晶體314的柵極電位被拉到VDD，使PMOS電晶體314截止，於是在輸出端301設置了高阻抗。另一方面，若熔絲331斷開而熔絲332導電，則NMOS電晶體311的柵極電位被拉到VDD，使NMOS電晶體311導通。若熔絲333斷開而熔絲334導電，則PMOS電晶體314的柵極電位被拉到VDD，使PMOS電晶體314截止，於是輸出端301的電位被拉到VSS。反之，若熔絲332斷開而熔絲331導電，則NMOS電晶體311的柵極電位被拉到VSS，使NMOS電晶體311截止。若熔絲334斷開而熔絲333導電，則PMOS電晶體314的柵極電位被拉到VSS，使PMOS電晶體314導通，於是輸出端301的電位被拉到VDD。因此，通過使熔絲331至334在導電與斷開狀態之間改變，就可把VDD、VSS和高阻抗輸出中的一種選為關閉時的輸出。
圖1、2、3、5和6所示的電路中的熔絲可以是能夠在導通和截止狀態之間切換的開關，也可以用非易失性存儲器代替。
本發明是以上述各實施例的形式來實現的，並且具有以下優點每個輸出側的PMOS和NMOS電晶體的柵極都可以通過開關、被選擇性地拉到VSS或VDD，從而選擇高阻抗輸出、VSS和VDD其中之一。在製造之後可改變所述選擇，隨開關元件的類型而定。
權利要求
1.一種CMOS(互補金屬氧化物半導體)輸出電路，它包括第一MOS(金屬氧化物半導體)電晶體，它具有第一源極端子、第一柵極端子和第一漏極端子；第二MOS電晶體，它具有第二源極端子、第二柵極端子和第二漏極端子，所述第二源極端子連接至負電源電壓VSS，所述第二柵極端子連接至第一關閉信號端子；第三MOS電晶體，它具有第三源極端子、第三柵極端子和第三漏極端子，所述第三源極端子連接至正電源電壓VDD，所述第三柵極端子連接至第二關閉信號端子；第一開關元件，它的一端連接到所述第二漏極端子而另一端連接到所述第一柵極端子；以及第二開關元件，它的一端連接到所述第三漏極端子而另一端連接到所述第一柵極端子與所述第一開關元件之間的連接點，其中所述第一源極端子連接到所述電源電壓之一，而所述第一漏極端子用作輸出端子。
2.如權利要求1所述的CMOS輸出電路，其特徵在於所述第一源極端子連接到所述負電源電壓VSS。
3.如權利要求2所述的CMOS輸出電路，其特徵在於所述第一和第二MOS電晶體中的每一個都是由n-型MOS電晶體構成的，以及所述第三MOS電晶體是由p-型MOS電晶體構成的。
4.如權利要求1所述的CMOS輸出電路，其特徵在於所述第一源極端子連接到正電源電壓VDD。
5.如權利要求4所述的CMOS輸出電路，其特徵在於所述第一和第三MOS電晶體中的每一個都是由p-型MOS電晶體構成的，以及所述第二MOS電晶體是由n-型MOS電晶體構成的。
6.一種CMOS輸出電路，它包括第一MOS電晶體，它具有第一源極端子、第一柵極端子和第一漏極端子，所述第一源極端子連接至負電源電壓VSS；第二MOS電晶體，它具有第二源極端子、第二柵極端子和第二漏極端子，所述第二源極端子連接至所述負電源電壓VSS，所述第二柵極端子連接至第一關閉信號端子；第三MOS電晶體，它具有第三源極端子、第三柵極端子和第三漏極端子，所述第三源極端子連接至正電源電壓VDD，所述第三柵極端子連接至第二關閉信號端子；第四MOS電晶體，它具有第四源極端子、第四柵極端子和第四漏極端子，所述第四源極端子連接到所述正電源電壓VDD，所述第四漏極端子連接到所述第一漏極端子；第五MOS電晶體，它具有第五源極端子、第五柵極端子和第五漏極端子，所述第五源極端子連接到所述正電源電壓VDD，所述第五柵極端子連接到所述第三柵極端子，所述第五漏極端子連接至所述第四柵極端子；第一開關元件，它的一端連接至所述第二漏極端子，而另一端連接到所述第一柵極端子；以及第二開關元件，它的一端連接到所述第三漏極端子，而另一端連接到所述第一柵極端子與所述第一開關元件之間的連接點，其中，所述第四柵極端子與所述第五漏極端子之間的連接點用作輸入端子，所述第一漏極端子與所述第四漏極端子之間的連接點用作輸出端子。
7.如權利要求6所述的CMOS輸出電路，其特徵在於所述第一和第二MOS電晶體中的每一個都是由n-型MOS電晶體構成的，以及所述第三、第四和第五MOS電晶體中的每一個都是由p-型MOS電晶體構成的。
8.一種CMOS輸出電路，它包括第一MOS電晶體，它具有第一源極端子、第一柵極端子和第一漏極端子，所述第一源極端子連接至正電源電壓VDD；第二MOS電晶體，它具有第二源極端子、第二柵極端子和第二漏極端子，所述第二源極端子連接至所述正電源電壓VDD，所述第二柵極端子連接至第一關閉信號端子；第三MOS電晶體，它具有第三源極端子、第三柵極端子和第三漏極端子，所述第三源極端子連接至負電源電壓VSS，所述第三柵極端子連接至第二關閉信號端子；第四MOS電晶體，它具有第四源極端子、第四柵極端子和第四漏極端子，所述第四源極端子連接至所述負電源電壓VSS，所述第四漏極端子連接至所述第一漏極端子；第五MOS電晶體，它具有第五源極端子、第五柵極端子和第五漏極端子，所述第五源極端子連接至所述負電源電壓VSS，所述第五柵極端子連接至所述第三柵極端子，所述第五漏極端子連接至所述第四柵極端子；第一開關元件，它的一端連接至所述第二漏極端子而另一端連接至所述第一柵極端子；以及第二開關元件，它的一端連接至所述第三漏極端子而另一端連接至所述第一柵極端子與所述第一開關元件之間的連接點，其中所述第四柵極端子與所述第五漏極端子之間的連接點用作輸入端子，而所述第一漏極端子與所述第四漏極端子之間的連接點用作輸出端子。
9.如權利要求8所述的CMOS輸出電路，其特徵在於，所述第一和第二MOS電晶體中的每一個都是由p-型MOS電晶體構成的，而所述第三、第四和第五MOS電晶體中的每一個都是由n-型MOS電晶體構成的。
10.一種CMOS輸出電路，它包括第一MOS電晶體，它具有第一源極端子、第一柵極端子和第一漏極端子，所述第一源極端子連接至負電源電壓VSS；第二MOS電晶體，它具有第二源極端子、第二柵極端子和第二漏極端子，所述第二源極端子連接至所述負電源電壓VSS，所述第二柵極端子連接至第一關閉信號端子；第三MOS電晶體，它具有第三源極端子、第三柵極端子和第三漏極端子，所述第三源極端子連接至正電源電壓VDD，所述第三柵極端子連接至第二關閉信號端子；第四MOS電晶體，它具有第四源極端子、第四柵極端子和第四漏極端子，所述第四源極端子連接至所述正電源電壓VDD，所述第四漏極端子連接至所述第一漏極端子；第五MOS電晶體，它具有第五源極端子、第五柵極端子和第五漏極端子，所述第五源極端子連接至所述負電源電壓VSS，所述第五柵極端子連接至所述第二柵極端子；第六MOS電晶體，它具有第六源極端子、第六柵極端子和第六漏極端子，所述第六源極端子連接至所述正電源電壓VDD，所述第六柵極端子連接至所述第三柵極端子；第一開關元件，它的一端連接至所述第二漏極端子而另一端連接至所述第一柵極端子；第二開關元件，它的一端連接至所述第三漏極端子而另一端連接至所述第一柵極端子和所述第一開關元件之間的連接點，第三開關元件，它的一端連接至所述第五漏極端子而另一端連接至所述第四柵極端子；以及第四開關元件，它的一端連接至所述第六漏極端子，而另一端連接至所述第四柵極端子與所述第三開關元件之間的連接點，其中所述第一和第四柵極端子用作輸入端子，而所述第一和第四漏極端子之間的連接點用作輸出端子。
11.如權利要求10所述的CMOS輸出電路，其特徵在於所述第一、第二和第五MOS電晶體中的每一個都是由n-型MOS電晶體構成的，而所述第三、第四和第六MOS電晶體中的每一個都是由p-型MOS電晶體構成的。
12.如權利要求1所述的CMOS輸出電路，其特徵在於所述第一至第四開關元件中的每個元件都包括熔絲。
13.如權利要求1所述的CMOS輸出電路，其特徵在於所述第一至第四開關元件中的每個元件都包括非易失性存儲器。
全文摘要
一種通過某種方法選擇關閉時的輸出的電路。開關元件連接在輸出級中某電晶體的柵極與具有的電位是VDD電平或VSS電平的端子之間,以便選擇柵極電位。
文檔編號H03K19/0175GK1378287SQ0210853
公開日2002年11月6日 申請日期2002年3月27日 優先權日2001年3月27日
發明者木村亮平 申請人:精工電子有限公司