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重摻雜p型襯底上生長高阻n型外延層的方法

2023-06-10 21:51:56 1

專利名稱:重摻雜p型襯底上生長高阻n型外延層的方法
技術領域:
本發明涉及半導體製造技術領域,具體來說,本發明涉及一種重摻雜P型襯底上生長高阻N型外延層的方法。
背景技術:
超低電容瞬態電壓抑制器(TVS)可以用來保護高頻電路的瞬態電壓轉換和抑制浪湧。其低電容期間由一個低擊穿電壓的雪崩二極體和一個低電容的導引二極體組成。後者的最大特點是通過在濃摻雜(重摻雜)的P型襯底上(電阻率在0. 009-0. 013歐姆釐米) 生長高阻的N型外延層(150 400歐姆釐米),形成超低電容的二極體。為了得到足夠低的電容,對高阻外延的電阻率要求非常苛刻,既要求接近於本證外延(電阻率大於150歐姆釐米),又要保持N型。任何少量的P型摻雜或N型摻雜都會對外延層的性質產生影響。由於濃摻雜的P型襯底在外延生長過程會產生反擴以及工藝腔本身的自摻雜效應,閒置之後氣體管壁吸附的雜質影響等等,要得到均勻摻雜的N型外延對工藝有極大的挑戰性,尤其是片(wafer)與片之間的重複性。目前的現狀是由於P型自摻雜程度的程度不同,不同的襯底及產品之間工藝轉換花費時間較長,同一個程式不能滿足所有的產品。由於工藝不穩定使得已經量產的 0. 014 0. 020歐姆釐米襯底擴展電阻成功率低,造成機臺的利用率降低。另外,0. 009 0. 013歐姆釐米的P型襯底上的N型高阻外延和0. 0025 0. 004歐姆釐米的襯底上得不到好的擴展電阻圖形,無法在8寸線實行量產。

發明內容
本發明所要解決的技術問題是提供一種重摻雜P型襯底上生長高阻N型外延層的方法,能夠得到均勻厚度和穩定可控超高電阻率的外延層。為解決上述技術問題,本發明提供一種重摻雜P型襯底上生長高阻N型外延層的方法,包括步驟A.提供重摻雜P型襯底;B.在所述重摻雜P型襯底上生長低阻N型外延層;C.在所述低阻N型外延層上生長重摻雜N型界面層,在此過程中採用高溫烘烤/ 低溫變速趕氣減少生長過程中產生的P型雜質,同時在趕氣過程中通入N型摻雜氣體;D.在所述重摻雜N型界面層上生長高阻N型外延層。可選地,在所述重摻雜P型襯底上生長所述低阻N型外延層之前還包括步驟Bi.在所述重摻雜P型襯底上生長本徵外延層。可選地,所述本徵外延層的厚度為1 2μπι。可選地,所述重摻雜P型襯底的電阻率範圍為0. 009 0. 013歐姆釐米。可選地,所述低阻N型外延層的厚度為7 μ m,電阻率為15歐姆釐米。可選地,所述重摻雜N型界面層的厚度範圍為1 2μπι。
可選地,所述高阻N型外延層的厚度範圍為13 15 μ m,電阻率範圍為150 450 歐姆釐米。可選地,在重複執行步驟A D之前還包括步驟E.採用HCL刻蝕工藝腔壁和基座去除有雜質的塗層;F.在所述工藝腔壁和基座上澱積一薄層與所述重摻雜N型界面層(10 濃度相同的外延層。與現有技術相比,本發明具有以下優點本發明採用高溫烘烤/低溫變速趕氣減少氣相過程中產生的P型雜質,消除自摻雜效應,同時在趕氣過程中通入N型摻雜氣體,確保整個外延生長過程都是在N型氣體環境中。另外採用重摻雜N型界面層,保證低阻N型外延層的界面層是N型。本發明的高阻N型外延層厚度均勻,在距邊IOmm以內的電阻率穩定可控,獲得了理想的擴展電阻圖形(SRP)曲線,產品成品率達99%以上,能夠在8寸線實行量產。


本發明的上述的以及其他的特徵、性質和優勢將通過下面結合附圖和實施例的描述而變得更加明顯,其中圖1為本發明一個實施例的重摻雜P型襯底上生長高阻N型外延層的方法流程圖;圖2至圖5為本發明一個實施例的重摻雜P型襯底上生長高阻N型外延層的過程剖面圖。
具體實施例方式下面結合具體實施例和附圖對本發明作進一步說明,在以下的描述中闡述了更多的細節以便於充分理解本發明,但是本發明顯然能夠以多種不同於此描述地其它方式來實施,本領域技術人員可以在不違背本發明內涵的情況下根據實際應用情況作類似推廣、演繹,因此不應以此具體實施例的內容限制本發明的保護範圍。圖1為本發明一個實施例的重摻雜P型襯底上生長高阻N型外延層的方法流程圖。如圖所示,該方法可以包括執行步驟SlOl,提供重摻雜P型襯底;執行步驟S102,在重摻雜P型襯底上生長低阻N型外延層;執行步驟S103,在低阻N型外延層上生長重摻雜N型界面層,在此過程中採用高溫烘烤/低溫變速趕氣減少生長過程中產生的P型雜質,同時在趕氣過程中通入N型摻雜氣體;執行步驟S104,在重摻雜N型界面層上生長高阻N型外延層。圖2至圖5為本發明一個實施例的重摻雜P型襯底上生長高阻N型外延層的過程剖面圖。這些附圖均僅作為示例,其並非是按照等比例的條件繪製的,並且不應該以此作為對本發明實際要求的保護範圍構成限制。本實施例的整個外延層生長採用AMAT Centura 8寸減壓外延爐工藝,採用 SRP(擴展電阻圖形)曲線來監控得到的外延層的電阻率分布。
如圖2所示,提供重摻雜P型襯底101,該重摻雜P型襯底101的電阻率範圍可以為0. 009 0. 013歐姆釐米。如圖3所示,在重摻雜P型襯底101上生長低阻N型外延層102,以抑制/中和重摻雜P型襯底101雜質的反擴。該低阻N型外延層102的厚度為7 μ m左右,電阻率可以為 15歐姆釐米。在本實施例中,在重摻雜P型襯底101上生長低阻N型外延層102之前可以還包括先在重摻雜P型襯底101上生長一薄層本徵外延層,厚度一般為1 2 μ m (未圖示)。上述本徵外延層的生長現有技術都可以完成,故在此不再贅述。如圖4所示,在低阻N型外延層102上生長重摻雜N型界面層103,該重摻雜N型界面層103的厚度範圍為1 2μπι,使得低阻N型外延層102的界面層是N型的。因電阻率要近於本徵還要保證是N型,在此過程中採用高溫烘烤/低溫變速趕氣減少生長過程中產生的P型雜質,消除來自氣相過程的自摻雜效應。同時,在趕氣過程中通入N型摻雜氣體, 從而使整個外延生長過程都是在N型氣體環境中。如圖5所示,在重摻雜N型界面層103上生長高阻N型外延層104,該高阻N型外延層104的厚度範圍可以為13 15 μ m,電阻率範圍可以為150 450歐姆釐米,完成高阻 N型外延層的生長。當需要在同一工藝腔中多次重複在重摻雜P型襯底上生長高阻N型外延層的話, 在執行新的工藝循環之前最好先採用HCL刻蝕工藝腔壁和基座,以去除有雜質的塗層,然後在刻蝕過程後在工藝腔壁和基座上澱積一薄層與重摻雜N型界面層103濃度相同的外延層,以保證每一片晶圓之間的外延層特性的均勻性。本發明的關鍵在於採用高溫烘烤/低溫變速趕氣減少氣相過程中產生的P型雜質,消除自摻雜效應,同時在趕氣過程中通入N型摻雜氣體,確保整個外延生長過程都是在 N型氣體環境中。另外採用重摻雜N型界面層,保證低阻N型外延層的界面層是N型。本發明的高阻N型外延層厚度均勻,在距邊IOmm以內的電阻率穩定可控,獲得了理想的擴展電阻圖形(SRP)曲線,產品成品率達99%以上,能夠在8寸線實行量產。本發明雖然以較佳實施例公開如上,但其並不是用來限定本發明,任何本領域技術人員在不脫離本發明的精神和範圍內,都可以做出可能的變動和修改。因此,凡是未脫離本發明技術方案的內容,依據本發明的技術實質對以上實施例所作的任何修改、等同變化及修飾,均落入本發明權利要求所界定的保護範圍之內。
權利要求
1.一種重摻雜P型襯底上生長高阻N型外延層的方法,包括步驟A.提供重摻雜P型襯底(101);B.在所述重摻雜P型襯底(101)上生長低阻N型外延層(102);C.在所述低阻N型外延層(10 上生長重摻雜N型界面層(103),在此過程中採用高溫烘烤/低溫變速趕氣減少生長過程中產生的P型雜質,同時在趕氣過程中通入N型摻雜氣體;D.在所述重摻雜N型界面層(10 上生長高阻N型外延層(104)。
2.根據權利要求1所述的方法,其特徵在於,在所述重摻雜P型襯底(101)上生長所述低阻N型外延層(10 之前還包括步驟Bi.在所述重摻雜P型襯底(101)上生長本徵外延層。
3.根據權利要求2所述的方法,其特徵在於,所述本徵外延層的厚度為1 2μπι。
4.根據權利要求3所述的方法,其特徵在於,所述重摻雜P型襯底(101)的電阻率範圍為0. 009 0. 013歐姆釐米。
5.根據權利要求4所述的方法,其特徵在於,所述低阻N型外延層(102)的厚度為 7ym,電阻率為15歐姆釐米。
6.根據權利要求5所述的方法,其特徵在於,所述重摻雜N型界面層(103)的厚度範圍為1 2 μ m。
7.根據權利要求6所述的方法,其特徵在於,所述高阻N型外延層(104)的厚度範圍為 13 15 μ m,電阻率範圍為150 450歐姆釐米。
8.根據權利要求7所述的方法,其特徵在於,在重複執行步驟A D之前還包括步驟E.採用HCL刻蝕工藝腔壁和基座去除有雜質的塗層;F.在所述工藝腔壁和基座上澱積一薄層與所述重摻雜N型界面層(10 濃度相同的外延層。
全文摘要
本發明提供一種重摻雜P型襯底上生長高阻N型外延層的方法,包括步驟A.提供重摻雜P型襯底;B.在重摻雜P型襯底上生長低阻N型外延層;C.在低阻N型外延層上生長重摻雜N型界面層,在此過程中採用高溫烘烤/低溫變速趕氣減少生長過程中產生的P型雜質,同時在趕氣過程中通入N型摻雜氣體;D.在重摻雜N型界面層上生長高阻N型外延層。本發明的高阻N型外延層厚度均勻,在距邊10mm以內的電阻率穩定可控,獲得了理想的擴展電阻圖形(SRP)曲線,產品成品率達99%以上,能夠在8寸線實行量產。
文檔編號H01L21/329GK102324382SQ20111032045
公開日2012年1月18日 申請日期2011年10月20日 優先權日2011年10月20日
發明者何瑞, 史超, 徐雷軍, 梁博, 王海紅 申請人:上海先進半導體製造股份有限公司

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