集成電路結構及其製作方法
2023-07-02 04:58:11 4
專利名稱：集成電路結構及其製作方法
技術領域：
本發明涉及半導體器件，並且更具體地說涉及在混合晶體取向襯底上形成的集成半導體器件，例如絕緣體上矽(SOI)/互補金屬氧化物半導體(CMOS)器件。更具體地說，本發明提供了一種在具有不同晶體學取向的鍵合襯底(bonded substrate)上集成至少兩種半導體器件，例如NFETs和PFETs的方法。鍵合襯底上每種器件的位置取決於特定晶體取向上器件的性能。舉例來說，本發明在(100)表面上形成NFETs，而在(110)表面上形成PFETs。(100)晶面為NFETs提供高的性能，而(110)晶面為PFETs提供高的性能。
背景技術：
在當前半導體技術中，典型地在具有單晶取向的半導體，例如Si的晶片上製造CMOS器件，例如NFETs或PFETs。具體地說，當今大多數半導體器件都是在具有(100)晶體取向的Si上製造的。
公知電子對於(100)Si表面取向具有高的遷移率，但是空穴對於(110)表面取向具有高的遷移率。也就是說，空穴在(100)Si上的遷移率值比該晶體取向上相應的電子空穴遷移率低大約2-4倍。為了補償這種差異，典型地設計具有較大寬度的PFETs，從而對NFET上拉電流(pull-down currents)和下拉電流(pull-up currents)並且實現均勻的電路開關。因為佔據大量的晶片面積，所以具有較大寬度的NFETs是不可取的。
另一方面，空穴在(110)Si的遷移率比(100)Si上高兩倍；因此，在(110)表面上形成的PFETs將表現出顯著高於在(100)表面上形成的PFETs的驅動電流。不幸地是與(100)Si表面相比，電子在(110)Si表面上的遷移率顯著降低。舉例來說，圖1中表示了電子在(110)Si表面上的遷移率降低。在圖1中，實線表示電子遷移率，虛線表示空穴遷移率。
從上面的討論和圖1中可以推斷出(110)Si表面因其優異的空穴遷移率對於PFET器件是最優的，但是這種晶體取向完全不適合於NFET器件。相反，因為晶體取向有利於電子遷移率，(100)Si表面對於NFET器件是最優的。
從上面來看，需要提供在具有不同晶體取向的襯底上形成並且對於具體器件提供最優性能的集成半導體器件。也就是說，迫切需要製造一種襯底，允許在其某個晶體學表面，例如(110)表面上形成一種器件，舉例來說如PFET，而在另一種晶體學表面，例如(100)表面上形成另一種器件，舉例來說如NFET。
發明內容
本發明公開了一種通過在第二襯底結構上鍵合第一襯底結構而形成疊層結構來開始形成集成電路結構的方法。因此，疊層結構在第二種晶體取向的第二襯底上具有第一種晶體取向的第一襯底。本發明在疊層結構上向著第二襯底刻蝕第一開口。然後，從第二襯底上生長附加材料來填充第一開口。這樣在疊層結構上面製造出襯底，其第一部分具有第一種類型的晶體取向，並且第二部分具有第二種類型的晶體取向。此外，襯底的第一部分可以包含非浮置(non-floating)襯底部分，並且襯底的第二部分包含浮置(floating)襯底部分。
在襯底的第一部分上面形成第一種電晶體(例如N或P型)，並且在襯底的第二部分上面形成第二種電晶體。第一種電晶體與第二種電晶體互補。第一種電晶體和第二種電晶體包含互補金屬氧化物半導體(CMOS)電晶體和鰭式場效應電晶體(FinFETs)之一。本發明在第一種電晶體和第二種電晶體上形成應變層。
這樣就製造出襯底具有兩種晶體取向的集成電路結構。第一種電晶體在具有第一種晶體取向的襯底第一部分上，並且第二種電晶體在具有第二種晶體取向的襯底第二部分上。應變層在第一種電晶體和第二種電晶體上方。此外，應變層可以在第一種電晶體上變形並在第二種電晶體上馳豫。
第一種電晶體和第二種電晶體包括矽化區，並且應變層在矽化區上方。第一種電晶體和第二種電晶體包括在襯底內部形成的源極區和漏極區，以及在源極區和漏極區之間的襯底上方形成的柵極導體，並且在柵極導體和源極及漏極區上方形成矽化區。
因此，本發明提供了一種對於N型電晶體下面的襯底部分使用有利於N型電晶體的晶體取向類型，以及對於P型電晶體下面的襯底部分使用有利於P型電晶體的不同晶體取向類型的結構。這就允許在具有有利於每種電晶體的晶體取向的不同類型襯底上形成每種電晶體。此外，本發明可以選擇性地在任一類型或者兩種類型的電晶體上包括應變產生層，從而允許每種不同類型的電晶體接受最有利於每種電晶體的應變類型。
本發明的這些和其它方面和目的在考慮結合下面的說明書和附圖時將更好領會和理解。但是，應當理解下面表示本發明優選的實施方案及其大量具體細節的說明書只是出於舉例說明而非限制性地給出。可以在本發明的範圍內做出許多變化和修改，而不會背離其精神，並且本發明包括所有這種修改。
參考附圖，從下面詳細的說明中，將更容易理解本發明。附圖中圖1是Vgs＝1V時μeff對Si襯底晶體取向的圖。
圖2A-2H是舉例說明本發明中使用的在鍵合襯底不同晶體取向平面上形成集成CMOS器件的基本加工步驟的圖示(剖視圖)。
圖3A-3D是可以鍵合在一起並且在圖2A-2E所述的方法中使用的各種晶片的圖示。
圖4A-4J是舉例說明在形成高性能半導體器件中使用的基本加工步驟的圖示(剖視圖)，所述半導體器件包括兩個在(100)晶面上形成的NFETs和位於所述NFETs之間並在(110)晶面上形成的PFET。
圖5A-5F是舉例說明在形成高性能半導體器件中使用的可選加工步驟的圖示(剖視圖)，所述半導體器件包括兩個在(100)晶面上形成的NFETs和位於所述NFETs之間並在(110)晶面上形成的PFET。
具體實施例方式
參照在附圖中舉例說明並且在下面的說明書中詳述的非限制性實施方案，本發明及其各個特徵與有利的細節將被更完全地解釋。應當指出在附圖中舉例說明的特徵不一定是按比例繪製的。省略了公知部件和加工技術的說明，以至於不會不必要地使本發明變得模糊。本文使用的實例僅打算便於理解本發明被實踐的方式，並且能夠使本領域技術人員實踐本發明。因此，這些實例不會限制本發明的範圍。
現在參照下面的討論以及本發明的附圖更詳細地描述本發明，本發明提供了一種在具有不同晶體取向的鍵合襯底上形成不同半導體器件，例如NFETs和PFETs的方法。在附圖中，相同和相應的元件由相同的參考數字表示。
圖2A舉例說明了可以在本發明中使用的鍵合襯底10，即混合襯底。如圖所示，鍵合襯底10包括表面介質層18、第一半導體層16、絕緣層14和第二半導體層12。鍵合襯底10還可以在第二半導體層12的下方包括可選的第三半導體層(未顯示)。在可選的鍵合襯底中，另一個絕緣層隔離第二半導體層12與可選的第三半導體層。
鍵合襯底10的表面介質層18是氧化物、氮化物、氧氮化物，或者其它絕緣層，所述絕緣層或者是鍵合前的初始晶片之一，或者在通過熱過程(即氧化、氮化或者氧氮化)或沉積在鍵合晶片後形成在第一半導體層16的上面。不管表面介質層18的來源，表面介質層18的厚度從約3至約500納米，並且從約5至20納米的厚度是更加優選的。
第一半導體層16由任何半導體材料組成，舉例來說包括Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP，以及其它III/V或II/VI化合物半導體。第一半導體層16還可以包含預先形成的SOI襯底的SOI層，或者層狀半導體，例如Si/SiGe。第一半導體層16還具有優選為(110)的第一晶體取向的特徵。儘管(110)晶體取向是優選的，但是第一半導體層16可以具有(111)或者(100)的晶體取向。
第一半導體層16的厚度可以根據用於形成鍵合襯底10的起始晶片而變化。但是，典型地第一半導體層16的厚度為從約3至約500納米，並且從約5至100納米的厚度是更加優選的。
位於第一半導體層16和第二半導體層12之間的絕緣層14根據用於產生鍵合襯底10的初始晶片而具有可變的厚度。但是，典型地絕緣層14的厚度為從約1至約5納米，並且從約5至100納米的厚度是更加優選的。絕緣層14是在鍵合前於一個或兩個晶片上形成的氧化物或其它類似的絕緣體。
第二半導體層12由任何與第一半導體層16相同或不同的半導體材料組成。因此，第二半導體層12舉例來說包括Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP，以及其它III/V或II/VI化合物半導體。第二半導體層12還可以包含預先形成的SOI襯底的SOI層，或者層狀半導體，例如Si/SiGe。第二半導體層12還具有與第一晶體取向不同的的第二晶體取向的特徵。因為第一半導體層16優選為(110)襯底，所以第二半導體層12的晶體取向優選為(100)。儘管(100)晶體取向是優選的，但是第二半導體層12可以具有(111)或者(110)的晶體取向。
第二半導體層12的厚度可以根據用於形成鍵合襯底10的起始晶片而變化。但是，典型地第二半導體層12的厚度為從約5納米至約200微米，並且從約5至100納米的厚度是更加優選的。
當存在可選的第三半導體層時，可選的第三半導體層可以包含與第二半導體層12相同或不同的半導體材料。可選的第三半導體層的晶體取向典型地，但並不總是與第二半導體層相同。可選的第三半導體層通常比第二半導體層12更厚。當存在可選的第三半導體層時，絕緣層將可選的第三半導體層與第二半導體層隔開。
圖2A舉例說明的鍵合襯底10由鍵合在一起的兩片半導體晶片組成。在製造鍵合襯底10中使用的兩片晶片包括兩片SOI晶片(參閱圖3)，其中標識為1的一個晶片包括第一半導體層16，並且標識為2的另一個晶片包括第二半導體層12；SOI晶片(標識為2)和本體半導體晶片(標識為1，參閱圖3B)；兩個上面都含有絕緣層14的本體半導體晶片(分別標識為1和2，參閱圖3C)；或者SOI晶片(標識為2)和包括離子注入區11，例如H2注入區的本體晶片(標識為1)，所述區域可以用來在鍵合時分開至少一個晶片的一部分(參閱圖3D)。
通過如下方法實現鍵合首先將兩個晶片彼此緊密接觸；可選地對接觸的晶片施加外力；然後在能夠將兩個晶片鍵合在一起的條件下加熱兩個接觸的晶片。加熱步驟可以在存在外力或者不存在外力的情況下實施。加熱步驟典型地惰性環境中於從約200℃至約1050℃下實施從約2至約20小時的時間。更優選地，在從約200℃至約400℃下實施鍵合從約2至約20小時的時間。本發明中使用術語「惰性環境」表示其中使用惰性氣體，例如He、Ar、N2、Xe、Kr或者它們的混合物的氣氛。鍵合過程期間使用的優選環境是N2。
在使用兩個SOI晶片的實施方案中，在鍵合後可以使用平面化工藝，例如化學機械拋光(CMP)或者研磨和刻蝕方法除去至少一個SOI晶片的一些材料層。
在其中晶片之一包括離子注入區的實施方案中，離子注入區在鍵合時形成多孔區，引起離子注入區上面的晶片部分脫落，留下鍵合晶片，舉例來說如圖1A所示。離子注入區典型地包括使用本領域技術人員公知的離子注入條件而注入晶片表面的H2離子。
在待鍵合的晶片中不包括電介質層的實施方案中，通過熱過程，例如氧化，或者通過常規沉積過程，例如化學氣相沉積(CVD)、等離子體增強CVD、原子層沉積、化學溶液沉積，以及其它類似的沉積過程在鍵合的晶片上面形成表面介質層18。
然後，在圖2A的鍵合襯底10的預定部分上形成掩模20，從而保護部分鍵合襯底10，而不保護另一部分鍵合襯底10。鍵合襯底10的保護部分定義了所述結構的第一器件區22，而鍵合襯底10的未保護部分定義了第二器件區24。在一個實施方案中，通過向鍵合襯底10的整個表面上施用光刻膠掩模而在表面介質層18的預定部分上形成掩模20。在施用了光刻膠掩模後，通過光刻圖案化掩模，其包括使光刻膠曝光成輻射圖案和使用抗蝕劑顯影劑顯影圖案的步驟。所得的包括在鍵合襯底10預定部分上形成的掩模20的結構舉例來說如圖2B所示。
在另一個實施方案中，掩模20是使用光刻和刻蝕形成並圖案化的氮化物或氧氮化物。在定義了第二半導體器件的區域後，可以除去氮化物或氧氮化物掩模20。
在給鍵合襯底10提供了掩模20後，所述結構接受一次或多次刻蝕步驟，從而暴露出第二半導體層12的表面。具體地說，在本發明此處使用的一次或多次刻蝕步驟除去了表面介質層18的未保護部分，以及第一半導體層16的下面部分和隔離第一半導體層16與第二半導體層12的一部分絕緣層14。使用一步刻蝕過程來實施刻蝕，或者可以使用多個刻蝕步驟。本發明此處使用的刻蝕包括幹法刻蝕，例如反應離子蝕刻、離子束刻蝕、等離子體刻蝕或者雷射刻蝕，以及其中使用化學試劑的溼法刻蝕，或者它們的任何組合。在本發明優選的實施方案中，使用反應離子刻蝕(RIE)來選擇性除去第二半導體器件區24中表面介質層18、第一半導體器件層16和絕緣層14的未保護部分。已經實施了刻蝕過程後的所得結構舉例來說如圖2C所示。注意在該刻蝕步驟後暴露出保護的第一器件區22，即表面介質層18、第一半導體層16、絕緣層14和第二半導體器件層12的側壁。如圖所示，層18、16和14暴露的側壁與掩模20的最外邊對準。
然後，使用傳統的抗蝕劑剝離過程從圖2C中所示的結構中除去掩模20，並且在暴露的側壁上形成襯裡或間隔25。通過沉積和刻蝕來形成襯裡或間隔25。襯裡或間隔25由絕緣材料組成，舉例來說如氧化物。
在形成襯裡或間隔25後，在暴露的第二半導體層12上形成半導體材料26。根據本發明，半導體材料26具有與第二半導體層12的晶體取向相同的的晶體取向。所得的結構舉例來說如圖2D所示。
半導體材料26可以包含任何含Si的半導體，例如Si、應變Si、SiGe、SiC、SiGeC或者其組合，所述材料可以使用選擇性外延生長方法來形成。在一些優選的實施方案中，半導體材料26由Si組成。在其它優選的實施方案中，半導體材料是位於馳豫SiGe合金層上方的應變Si層。在本發明中，半導體材料26可以稱作再生長的半導體材料。
接下來，圖2D中所示的結構接受平面化過程，例如化學機械拋光(CMP)或者研磨，以至於半導體材料26的上表面基本上與第一半導體層16的上表面成平面。注意在所述平面化過程後，除去前面表面介質層18的保護部分。
在提供基本上平的平面後，典型地形成隔離區27，例如淺溝槽隔離區，從而隔離第一半導體器件區22與第二半導體器件區24。使用本領域技術人員公知的加工步驟來形成隔離區27，例如包括溝槽定義和刻蝕；可選地用擴散阻擋層作溝槽的襯裡；及用溝槽電介質，例如氧化物填充溝槽。在溝槽填充後，所述結構被平面化，並且實施可選的緻密化過程步驟來緻密化溝槽電介質。
所得包含隔離區27的基本上平面的結構舉例來說如圖2E所示。如圖所示，圖2E的結構包括暴露的第一晶體取向的第一半導體層16和與第二半導體層12具有相同晶體取向的未暴露的再生長的半導體材料26。
另外，圖2E舉例說明了在不同類型的襯底16、26上方形成的應變層21。根據所用的具體襯底，在這一階段加工中可以使用能夠產生應變的任何類型層。應變層21可以產生增強電子遷移率並降低空穴遷移率的拉伸型應變，或者具有相反作用的壓縮型應變。舉例來說，公知Si3N4能夠在矽襯底中根據用來在晶片上沉積薄膜所使用的詳細工藝而產生張力或壓縮型應力。
儘管附圖示例說明在兩種襯底16、26上方形成的應變產生層21，本發明也可在形成產生應變層時遮掩一種襯底，從而僅使一種類型的襯底變形。另外，本發明通過大量的技術來馳豫應變層21。舉例來說，形成掩模來保護應該保持應變的襯底，並且暴露出應該使應變馳豫的襯底部分。然後，實施離子注入，使應變產生層21暴露部分中的應變馳豫。
圖2F表示在部分第一半導體層16上形成第一半導體器件30，並且在再生長的半導體材料26上形成第二半導體器件區32後所形成的集成結構。儘管表示出在每個器件區僅存在一個半導體器件，但是本發明打算在特定的器件區形成多個每種類型的器件。根據本發明，在第一半導體器件與第二半導體器件不同並且在提供高性能器件的晶體取向上製造特定器件的條件下，第一半導體器件可以是PFET或NFET，而第二半導體器件可以是NFET或PFET。使用本領域技術人員公知的標準CMOS加工步驟來形成PFETs和NFETs。每個FET包括柵極電介質、柵極導體、位於柵極導體上方的可選硬質掩模、位於至少柵極導體側壁上的間隔，以及源極/漏極擴散區。擴散區在圖2F中標記為34。注意在具有(110)或者(111)取向的半導體材料上形成PFET，而在具有(100)或者(111)取向的半導體表面上形成NFET。
圖2G舉例說明了本發明的另一個實施方案，其中代替形成如圖2E和2F中所示的應變層21，在形成了電晶體的源極/漏極和柵極後形成應變層23。在本實施方案中，在矽化源極/漏極區34和柵極導體32後形成應變層23。本實施方案對圖2H的鰭式場效應電晶體(FinFETs)尤其有用。更具體地說，對於FinFETs，鰭從不同的矽襯底16、26形成，並且在矽化鰭後形成應變層23。
上述描述和圖2A-2H舉例說明了本發明的基本概念，其包括提供具有兩個不同晶體取向的鍵合襯底、遮掩、刻蝕、再生長、平面化和器件形成。下面參照圖4A-4J的說明舉例說明在形成高性能半導體器件時使用的加工步驟，所述器件包含在(100)晶面上形成的兩個NFETs，以及位於NFETs之間並在(110)晶面上形成的一個PFET。
圖4A舉例說明了可以在本發明本實施方案中使用的鍵合襯底10。鍵合襯底10包括表面介質層18、第一半導體層16、絕緣層14和第二半導體層12。可選的第三半導體層位於第二半導體層12的下方。在該實施方案中，絕緣層14隔離第二半導體層和可選的第三半導體層。
圖4B舉例說明了在表面介質層18上已經形成了氮化物掩模20的結構。使用傳統的沉積過程，例如CVD來形成氮化物掩模20。
在氮化物掩模20的形成後，使用圖案化的光刻膠掩模並且刻蝕來圖案化掩模，然後藉助另一個刻蝕過程將圖案從氮化物掩模20轉移成位於第二半導體層12的上表面層上的結構。在第二次刻蝕中使用的刻蝕除去了部分表面介質層18、第一半導體層16和絕緣層14。實施一步或多步刻蝕過程將圖案轉移成鍵合襯底10。圖4C表示了圖案轉移後所得的結構。
接下來，如圖4D所示，在暴露的側壁上形成間隔25。間隔25由舉例來說包括氧化物的絕緣材料組成。通過沉積和刻蝕來形成位於保護的第一器件區側壁上的間隔25。
在形成間隔25後，在第二半導體層12暴露的表面上形成半導體材料26，提供例如圖4E中所示的結構。同上述的應變層21一樣，本實施方案還可以使用應變層41。兩個應變層的性質是相似的。然後，平面化如圖4E所示的結構，提供如圖4F所示的基本上為平面的結構。注意平面化步驟除去了先前未被刻蝕的氮化物掩模20和表面介質層18，從而提供暴露出第一半導體層16並且暴露出再生長的半導體材料26的結構。暴露的第一半導體層16是其中將要形成諸如NFET的第一半導體器件的區域，而半導體材料26暴露的表面是將要形成諸如PFET的第二半導體器件的區域。
接下來，如圖4G所示，在圖4F所示的基本上為平面的結構上面形成包含襯墊氧化物(pad oxide)51和襯墊氮化物(pad nitride)52的材料疊層50。材料疊層50的襯裡氧化物51通過熱氧化過程或者沉積來形成，而襯裡氮化物52通過熱氮化過程或沉積來形成。襯墊氮化物52典型比底下的襯墊氧化物51更厚。在定義用於隔離區27的溝槽開口時使用材料疊層50。圖4H舉例說明了在溝槽開口29已經被形成圖4G所示的結構中之後形成的結構。通過光刻和蝕刻形成溝槽開口29。
在定義了溝槽開口29後，用例如氧化物的溝槽電介質填充溝槽開口29，並且平面化至第一半導體層16和再生長的半導體材料26。圖4I在溝槽填充並平面化後形成的結構。圖4I中所示的結構包括三個器件區；其中兩個稱作其中將要形成第一半導體器件30的第一器件區22，並且第三個是其中將要形成第二半導體器件32的第三器件區24。
圖4J表示在第一半導體層16的一部分上形成了第一半導體器件區30，並且在再生長的半導體材料26上形成了第二半導體器件32之後形成的集成結構。儘管表示在每個器件區只存在一個半導體器件，但是本發明打算在特定的器件區形成多個每種類型的器件。根據本發明，第一半導體器件可以是PFET(或NFET)，而第二半導體器件可以是NFET(或PFET)。使用本領域技術人員公知的標準CMOS加工步驟來形成PFETs和NFETs。每個FET包括柵極電介質、柵極導體、位於柵極導體上方的可選硬質掩模、位於至少柵極導體側壁上的間隔，以及源極/漏極擴散區。注意在具有(110)或者(111)取向的半導體材料上形成PFET，而在具有(100)或者(111)取向的半導體表面上形成NFET。在圖4J所示的結構中，NFETs是SOI類器件，而PFET是塊類(bulk-like)半導體器件。如果在第二半導體層12下方存在第三半導體層，那麼所有三個器件將是SOI類。
圖5A-5F舉例說明了在形成高性能半導體器件中使用的加工步驟，所述器件包含在(100)晶面上形成的兩個NFETs，以及一個位於NFETs之間並在(110)晶面上形成的PFET。可選的方法首先形成如圖5A所示的鍵合襯底。鍵合襯底10包括表面介質層18、第一半導體層16、絕緣層14和第二半導體層12。可選的第三半導體層位於第二半導體層的下方。
接下來，在所述鍵合襯底10上形成氮化物掩模20，提供如圖5B所示的結構。在於鍵合襯底10上形成了氮化物掩模20後，使用氮化物掩模20和表面介質18作為組合刻蝕掩模，形成隔離區27。隔離區27如下形成向氮化物掩模20的表面上施用光刻膠，圖案化光刻膠並且將光刻膠的圖案轉移到氮化物掩模20上，然後轉移至表面介質層18內，從而暴露出第一半導體層16。然後，刻蝕暴露出的第一半導體層16，在絕緣層14的上表面上停止。然後，用溝槽電介質填充由刻蝕步驟形成的溝槽，並且平面化至氮化物掩模20的上表面。圖5C表示了溝槽填充和平面化後的結構。具體地說，隔離區27如圖5C所示。
然後，除去隔離區之間的材料，提供如圖5D所示的結構。具體地說，通過形成阻擋掩模，保護該結構將要形成第一半導體器件的部分，然後刻蝕氮化物掩模20、表面介質層18和保持在絕緣層14上的第一半導體層16的未保護部分，從而除去隔離區之間的材料。
然後，使用選擇性除去絕緣體材料，例如氧化物的刻蝕過程來除去絕緣層14的暴露部分，提供舉例來說如圖5E所示的結構。注意該刻蝕步驟還降低了隔離區27的高度。該刻蝕步驟在第二半導體層12的上表面上停止。然後，從所述結構上剝離殘留的氮化物掩模20，然後在第二半導體材料12的暴露表面上再生長半導體材料26，提供舉例來說如圖5F所示的結構。在這個具體的實施方案中，再生長的半導體材料26包括應變Si 31的上層。
然後，從圖5F所示的結構中剝離氧化物，並且在第一半導體層16的暴露部分上形成應變Si 31。在形成應變的Si層後，在提供高性能器件的各自晶體取向上形成CMOS器件30和32。
因此，如上所述，本發明提供了一種通過在第二襯底結構上鍵合第一襯底結構而形成疊層結構來開始形成集成電路結構的方法。本發明在疊層結構中刻蝕第一開口至第二襯底。然後，從第二襯底上生長附加材料來填充第一開口。這樣在疊層結構上面製造出襯底，其第一部分具有第一種類型的晶體取向，並且第二部分具有第二種類型的晶體取向。在襯底的第一部分上面形成第一種電晶體(例如N或P型)，並且在襯底的第二部分上面形成第二種電晶體。本發明在第一種電晶體和第二種電晶體上面形成應變層。
這樣就製造出襯底具有兩種晶體取向的集成電路結構。第一種電晶體在具有第一種晶體取向的襯底第一部分上，並且第二種電晶體在具有第二種晶體取向的襯底第二部分上。應變層在第一種電晶體和第二種電晶體上方。此外，應變層可以在第一種電晶體上變形並在第二種電晶體上馳豫。
第一種電晶體和第二種電晶體包括矽化區，並且應變層在矽化區上面。第一種電晶體和第二種電晶體包括在襯底內部形成的源極和漏極區，以及在源極和漏極區之間的襯底上方形成的柵極導體，並且在柵極導體和源極及漏極區上方形成矽化區。
因此，本發明提供了一種對於N型電晶體下面的襯底部分使用有利於N型電晶體的晶體取向類型，並且對於P型電晶體下面的襯底部分使用有利於P型電晶體的不同晶體取向類型的結構。這就允許在具有有利於每種電晶體的晶體取向的不同類型襯底上形成每種電晶體。此外，本發明可以選擇性地在任一類型或者兩種類型的電晶體上包括應變產生層，從而允許每種不同類型的電晶體接受最有利於每種電晶體的應變類型。
本發明在nFETs和pFETs中提供了更高的遷移率載流子，從而導致CMOS電路增加的開關速率和/或更低功率的操作。這些FETs增加的線性還為使用這種器件的類似電路提供了利益。
儘管已經以優選實施方案的方式說明了本發明，本領域技術人員將認識到可以在附加權利要求的精神和範圍內的修改下實踐本發明。
權利要求
1.一種集成電路結構，其包含具有至少兩種晶體取向的襯底；在具有第一種晶體取向的所述襯底第一部分上形成的第一種電晶體；在具有第二種晶體取向的所述襯底第二部分上形成的第二種電晶體；及在所述第一種電晶體和所述第二種電晶體上方的應變層。
2.權利要求1的結構，其中所述第一種電晶體和所述第二種電晶體包括矽化區，並且所述應變層在所述矽化區上方。
3.權利要求1的結構，其中所述第一種電晶體和所述第二種電晶體包括在所述襯底內部形成的源極區和漏極區，以及在所述源極區和漏極區之間的所述襯底上方形成的柵極導體，並且其中在所述柵極導體和所述源極區和漏極區上方形成所述矽化區。
4.權利要求1的結構，其中所述第一種電晶體與所述第二種電晶體互補。
5.權利要求1的結構，其中所述襯底的所述第一部分包含非浮置襯底部分，並且所述襯底的所述第二部分包含浮置襯底部分。
6.權利要求1的結構，其中所述應變層在所述第一種電晶體上方變形並在所述第二種電晶體上方馳豫。
7.權利要求1的結構，其中所述第一種電晶體和所述第二種電晶體包含平面互補金屬氧化物半導體電晶體和鰭式場效應電晶體之一。
8.一種集成電路結構，其包含具有至少兩種晶體取向的襯底；在具有第一種晶體取向的所述襯底第一部分上形成的N型場效應電晶體；在具有第二種晶體取向的所述襯底第二部分上形成的P型場效應電晶體；及在所述N型場效應電晶體和所述P型場效應電晶體上方的應變層。
9.權利要求8的結構，其中所述N型場效應電晶體和所述P型場效應電晶體包括矽化區，並且所述應變層在所述矽化區上方。
10.權利要求9的結構，其中所述N型場效應電晶體和所述P型場效應電晶體包括在所述襯底內部形成的源極區和漏極區，以及在所述源極區和漏極區之間的所述襯底上方形成的柵極導體，並且其中在所述柵極導體和所述源極區和漏極區上方形成所述矽化區。
11.權利要求8的結構，其中所述N型場效應電晶體與所述P型場效應電晶體互補。
12.權利要求8的結構，其中所述襯底的所述第一部分包含非浮置襯底部分，並且所述襯底的所述第二部分包含浮置襯底部分。
13.權利要求8的結構，其中所述應變層在所述N型場效應電晶體上方變形並在所述P型場效應電晶體上方馳豫。
14.權利要求8的結構，其中所述N型場效應電晶體和所述P型場效應電晶體包含平面互補金屬氧化物半導體電晶體和鰭式場效應電晶體之一。
15.一種形成集成電路結構的方法，所述方法包含在第二襯底結構上鍵合第一襯底結構，從而形成在第二晶體取向的第二襯底上方具有第一晶體取向的第一襯底的疊層結構；在所述疊層結構中向下刻蝕第一開口至所述第二襯底；在所述第二襯底上生長附加材料來填充第一開口，從而在所述疊層結構上面製造襯底，其第一部分具有所述第一種類型的晶體取向，並且第二部分具有所述第二種類型的晶體取向；在所述襯底的所述第一部分上方形成第一種電晶體；在所述襯底的所述第二部分上方形成第二種電晶體；及在所述第一種電晶體和所述第二種電晶體上方形成應變層。
16.權利要求15的方法，其進一步包含在所述第一種電晶體和所述第二種電晶體上形成矽化區，其中所述應變層形成在所述矽化區上方。
17.權利要求16的方法，其中所述形成第一種電晶體和所述形成第二種電晶體的所述形成步驟包括在所述襯底內部形成源極區和漏極區，以及在所述源極區和漏極區之間的所述襯底上方形成柵極導體，其中在所述柵極導體和所述源極區和漏極區上方形成所述矽化區。
18.權利要求15的方法，其中所述第一種電晶體與所述第二種電晶體互補。
19.權利要求15的方法，其進一步包含在位於所述第二種電晶體上方的所述應變層部分中馳豫應變。
20.權利要求15的方法，其中所述第一種電晶體和所述第二種電晶體包含平面互補金屬氧化物半導體電晶體和鰭式場效應電晶體之一。
全文摘要
本發明公開了一種具有至少兩種晶體取向的襯底的集成電路結構。第一種電晶體在具有第一種晶體取向的襯底第一部分上，並且第二種電晶體在具有第二種晶體取向的襯底第二部分上。應變層在所述第一種電晶體和所述第二種電晶體上方。此外，應變層在第一種電晶體上方變形並在第二種電晶體上方馳豫。
文檔編號H01L27/08GK1667828SQ20051005501
公開日2005年9月14日 申請日期2005年3月14日 優先權日2004年3月12日
發明者艾德華·J·諾瓦克 申請人:國際商業機器公司