瞬態電壓抑制器及其製造方法與流程

2023-05-30 09:11:56 1

本發明設計半導體器件及其製造方法，尤其涉及一種瞬態電壓抑制器及其製造方法。

背景技術：

瞬態電壓抑制器(TVS器件)用於保護集成電路免受因集成電路上突發的過壓帶來的損害。隨著帶有易受過電壓損害的集成電路器件的增加，對於瞬態電壓抑制器保護的需要也日益增加，諸如USB電源、數據線保護、視頻界面、高速乙太網、筆記本電腦、監視器以及平板顯示器等器件均需要應用瞬態電壓抑制器，這些器件中的高速率傳輸器件除了要求瞬態電壓抑制器具有較強的保護能力外，還需要有較快的響應速度，因此，需要瞬態電壓抑制器具有較低的寄生電容，如低於0.5PF。

圖1a現有技術中常用的瞬態電壓抑制器的結構示意圖，圖1b為其等效電路，而圖1c為其電容等效電路圖。在圖1a中，N型埋層NBL與P型襯底P-sub形成圖1b中的齊納二極體DZ，P型摻雜區P+與N型外延層Nepi形成圖1b中的整流二極體D1，N型摻雜區N+與P型外延層Pepi形成圖1b中的整流二極體D2。齊納二極體DZ與整流二極體D1串聯後再與整流二極體D2並聯在I/O與GND之間。當I/O端出現正的靜電放電電壓時，靜電電流由整流二極體D1、齊納二極體DZ到GND端，整流二極體D1正向偏置，而齊納二極體DZ反向擊穿，使得I/O端的電壓被鉗位為一個較低的電壓，當I/O端出現正負靜電放電電壓時，靜電電流通過整流二極體D2到GND端，而整流二極體D1反偏。從圖1c的電容等效電路可得出I/O與GND之間的電容CI/O-GND＝C1*CZ/(C1+CZ)+C2.由於齊納二極體DZ作為ESD保護器件，為了獲得較強的ESD保護，齊納二極體DZ需要較大的PN結面積，即N型埋層NBL的面積較大因此，CZ不可避免的很大，則CI/O-GND約等於C1+C2。

綜上，對於現有的這種瞬態電壓抑制器結構而言，為了減少其寄生電容，只能儘可能的減小電容C1、C2。如需要減小二極體D1的結面積，則只能減小P型摻雜區P+的面積，然而，二極體D1的結面積設計得較小，又會影響瞬態電壓抑制器器件的魯棒性，即使瞬態電壓抑制器不能承受大的浪湧電流或靜電電流。因為，當I/O端的電流從高摻雜濃度的P型摻雜區P+到N型外延層Npei，再到N埋層NBL，最後通過P型襯底P-Sub到GND端，若P+區的面積相對NBL來說非常小，如圖1所示，NBL與P-Sub形成的PN結只有一部分(P+區域下方的部分)用來通過大部分的I/O端的電流，從而使得該區域由於電流高度集中而溫度過高，最終可能損壞齊納二極體DZ，使的瞬態電壓抑制失效。因此，現有的這種瞬態電壓抑制器在獲得低電容時，不能兼顧較好的魯棒性能。

技術實現要素：

有鑑於此，本發明提供一種瞬態電壓抑制器及其製造方法，使得所述瞬態電壓抑制器在獲得低寄生電容的同時，還有較高的魯棒性能。

一種瞬態電壓抑制器，其特徵在於，包括：

第一摻雜類型的第一半導體層，

第二摻雜類型的第一埋層，所述第一埋層位於所述第一半導體層中，且被所述第一半導體層裸露，

第二摻雜類型的第二半導體層，所述第二半導體層位於所述第一埋層上方，

第一摻雜類型的第一摻雜區，所述第一摻雜區位於所述第二半導體層中，且被所述第二半導體層裸露，

位於所述第二半導體層上的柵疊層，所述柵疊層包括柵介質層和位於所述柵介質層上的柵極導體層，

第一摻雜類型的導電通道，所述導電通道與所述柵疊層相鄰，並延伸至所述第一半導體層處或所述第一半導體層中，

與所述第一摻雜區電連接的第一電極，

與所述柵極導體層電連接的第二電極，

與所述第一半導體層電連接的第三電極，

所述第二電極與第三電極電連接；

優選地，當所述第二電極與第一電極之間的電壓差的達到第一閾值電壓時，位於所述柵疊層下方的所述第二半導體層的表面形成一層第一摻雜類型的反型層，所述第一摻雜區通過所述反型層與所述導電通道電連接。

優選地，所述第一閾值電壓的絕對值大於所述第一半導體層與所述第一埋層之間的第一PN結的反向擊穿電壓。

優選地，所述第一閾值電壓的絕對值大於所述瞬態電壓抑制的應用電壓的兩倍。

優選地，所述第一半導體層包括第一摻雜類型的半導體襯底和具有第一摻雜類型的第二埋層，

所述第一埋層位於所述半導體襯底的第一區域中，且被所述半導體襯底裸露，

所述第二埋層位於所述半導體襯底的第二區域中，且被所述半導體襯底裸露，

所述導電通道伸至所述第二埋層處或第二埋層中。

優選地，所述的瞬態電壓抑制器還包括：

第一摻雜類型的第三半導體層，所述第三半導體層位於所述第二埋層上方，

第二摻雜類型的第二摻雜區，所述第二摻雜區位於所述第三半導體層中，且被所述第三半導體層裸露，

與所述第二摻雜區電連接的第四電極，

所述第四電極與所述第一電極電連接。

優選地，所述導電通道位於所述第二半導體層的兩側，以復用為所述瞬態電壓抑制器的隔離結構。

優選地，所述第一摻雜類型為P型摻雜，所述第二摻雜類型為N型摻雜。

一種瞬態電壓抑制器的製造方法，其特徵在於，包括：

在第一摻雜類型的第一半導體層中，形成第二摻雜類型的第一埋層，所述第一埋層被所述第一半導體層裸露，

在所述第一埋層上方形成第二摻雜類型的第二半導體層，

在所述第二半導體層上形成柵疊層，所述柵疊層包括柵介質層和位於所述柵介質層上的柵極導體層；

在所述第二半導體層中，形成與所述柵疊層的一側相鄰的且具有第一摻雜類型的第一摻雜區，所述第一摻雜區被所述第二半導體層裸露，

形成與所述柵疊層的另一側相鄰，且延伸至所述第一半導體層處或第一半導體層中的導電通道；

形成與所述第一摻雜區電連接的第一電極，

形成與所述柵極導體層電連接的第二電極，

形成與所述第一半導體層電連接的第三電極。

優選地，以所述柵疊層作為形成所述第一摻雜區的掩模層。

優選地，所述第一半導體層包括第一摻雜類型的半導體襯底和第一摻雜類型的第二埋層，

使所述第一埋層和第二埋層分別形成於所述半導體襯底中，且均被所述半導體襯底裸露，

其中，所述第二埋層與所述第一埋層相鄰

所述導電通道由所述第二半導體層的兩側伸至所述第二埋層或所述第二埋層中。

優選地，形成所述第二半導體層的步驟包括：

在所述第一半導體層和第一埋層上方，生長外延層，在所述第一埋層和第二埋層自摻雜的作用下，

所述外延層在所述第一埋層上方的部分為所述第二半導體層，

所述外延層在所述第二埋層上方的部分為具有第一摻雜類型的第三半導體層。

優選地，所述的製造方法還包括，在所述第三半導體層中形成具有第二摻雜類型的第二摻雜區，

以及形成與所述第二摻雜區電連接的第四電極，所述第四電極與所述第一電極電連。

優選地，形成所述第一電極、第二電極與第四電極的步驟為：

在所述第一半導體層和第二半導體層之上形成具圖案化的絕緣層，

所述第一摻雜區、柵極導體層和第二摻雜區分別被所述絕緣層裸露，

以所述絕緣層為掩模，在所述絕緣層上形成圖案化的金屬層，以形成所述第一電極、第二電極和第四電極。

優選地，形成所述導電通道的步驟為：

由所述外延層的表面進行第一摻雜類型的擴散摻雜工藝，以形成由所述第二半導體層的兩側延伸至所述第二埋層或第二埋層中的擴散區作為所述導電通道。

由上可見，在本發明提供的瞬態電壓抑制器及其製造方法中，在現有的瞬態電壓抑制器的基礎上額外的添加柵疊層，並利用擴散隔離區復用為導電通道，使得所述柵疊層、第一摻雜區、導電通道、第二半導體層構成一個與所述瞬態電壓抑制器的齊納或雪崩二極體並聯的MOS管，以實現在I/O端的電流較大時，所述MOS管導通，從而為所述齊納或雪崩二極體分擔部分I/O端的電流，以避免所述齊納或雪崩二極體因為承受過高的電流而損壞，提高了所述瞬態電壓抑制的魯棒性能，且不會引起製造成本的明顯增加。

附圖說明

通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：

圖1a為現有技術中常用的瞬態電壓抑制器的結構示意圖；

圖1b為圖1所示的瞬態電壓抑制器的等效電路路；

圖1c為圖1所示的瞬態電壓抑制器的電容等效電路圖；

圖2a為依據本發明實施例的一種瞬態電壓抑制器的結構示意圖；

圖2b為圖2a所示的瞬態電壓抑制器的等效電路圖。

圖3a至3e為依據本發明實施例提供的瞬態電壓抑制器的製造方法的各個工藝步驟中形成的結構剖面圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的組成部分採用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪製。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟後獲得的結構。在下文中描述了本發明的許多特定的細節，例如每個組成部分的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。

圖2a為依據本發明實施例的一種瞬態電壓抑制器的結構示意圖，圖2b為圖2a所示的瞬態電壓抑制器的等效電路圖。

如圖2a所示，本實施例所提供的瞬態電壓抑制器包括第一摻雜類型的第一半導體層、第二摻雜類型的第一埋層021、第二摻雜類型的第二半導體層031、第一摻雜類型的第一摻雜區061、柵疊層、第一摻雜類型的導電通道07、第一電極091、第二電極092以及第三電極093。其中，第一埋層021位於所述第一半導體層中，且被所述第一半導體層裸露，第二半導體層031位於第一埋層021上方，第一摻雜區061於第二半導體層031中，且被第二半導體層031裸露，所述柵疊層包括柵介質層04和位於所述柵介質層04上的柵極導體層05，導電通道07與所述柵疊層相鄰，並延伸至所述第一半導體層處或第一半導體層中，第一電極091與第一摻雜區061電連接，第二電極092與柵極導體層05電連接，第三電極093與所述第一半導體層電連接，且第二電極092與第三電極093電連接，當第二電極092與第一電極091之間的電壓差的達到第一閾值電壓時，位於所述柵疊層下方的第二半導體層031的表面形成一層第一摻雜類型的反型層010，則第一摻雜區061通過反型層010與導電通道07電連接。

在本實施例中，第一摻雜類型為P型摻雜，第二摻雜類型為N型摻雜，在其它實施例中，若第一摻雜類型為N型摻雜，則第二摻雜類型為P型摻雜。此外，在本實施例中，第一電極作為所述瞬態電壓抑制器的I/O端，而第三電極作為所述瞬態電壓抑制器的GND端。

結合2a與2b所示，所述第一半導體層與N型摻雜的第一埋層021形成瞬態電壓抑制器中的基於反向擊穿特性的穩壓二極體DZ，穩壓二極體DZ在本實施例中為齊納二極體，而在其它實施例中也可以為雪崩二極體。P型摻雜的第一摻雜區061與第二半導體層021構成瞬態電壓抑制器中的整流二極體D1，整流二極體D1的陰極與齊納二極體DZ的陰極相連，二者的陽極分別與I/O端、GND端相連。此外，在本實施例中，所述柵疊層、第一摻雜區061、導電通道07構成一個PMOS管，第一摻雜區061與導電通道07分別構成了圖2b中的PMOS管的源極和漏極，柵極導體層05作為所述PMOS管的柵極。所述PMOS管的柵電極與其漏電極相連至GND端，且由於所述導電通道07存在一定的電阻率，其可等效為一個電阻R_PISO。如圖2b所示，所述PMOS管的漏極端通過電阻R_PISO連接到GND端，由於第二半導體層031作為所述PMOS管的襯底，因此PMOS的襯底與齊納二極體的陰極相連。

此外，在本實施例中，如圖2b所示，瞬態電壓抑制器還包括第二整流二極體D2，第二整流二極體D2的陽極與GND端相連，陰極與I/O端相連。第二整流二極體D2可以與第一整流二極體D1、齊納二極體DZ做在同一塊晶圓上，也可以做在不同的晶圓上，然後通過外部引線或導電凸塊實現不同晶圓之間的電連接。

在本實施例中，第二整流二極體D2與第一整流二極體D1、齊納二極體DZ做在同一塊晶圓上。如圖2a所示，在本實施例中，所述第一半導體層包括第一摻雜類型的半導體襯底01和位於半導體襯底01中的第二埋層022，第二埋層022的摻雜類型為第一摻雜類型，即為P型摻雜。第一埋層021位於所述半導體襯底01的第一區域中，且被半導體襯底01裸露，第二埋層022位於半導體層襯底01的第二區域中，且被半導體襯底01裸露。導電通道07從第二半導體層031的第一側延伸至第二埋層022處或第二埋層022中。此外，瞬態電壓抑制器還包括第一摻雜類型的第三半導體層032和第二摻雜類型的第二摻雜區062以及第四電極094。第三半導體層032位於第二埋層022上方，第二摻雜區062位於第三半導體層032中，且被第三半導體層032裸露，第四電極094與第二摻雜區062電連接，且還與第一電極091電連接。第二摻雜區062與第三半導體層032構成了所述第二整流二極體D2的PN結。

在本實施例中，半導體襯底01的第一區域與第二區域相鄰，即第二埋層022位於第一埋層021的外側，且二者相鄰。第二半導體層031與第三半導體層032處於同一水平面上，即二者的下表面與上表面均共面。導電通道07位於第二半導體層032的兩側，以復用為所述瞬態電壓抑制器的隔離結構，如導電通道07包括位於第二半導體層與第三半導體層之間的部分，該部分可以作為由整流二極體D2構成的第一導電路徑和由整流二極體D1、齊納二極體DZ構成的第二路徑這兩個路徑之間的隔離結構。因此，導電通道07在本實施例中為P型摻雜的擴散隔離區。此外，在本實施例中，瞬態電壓抑制器還包括絕緣層08，如SiO2層，第一電極091、第二電極092、第四電極094分別穿過絕緣層08與第一摻雜區061、柵極導電層05、第二摻雜區062電連接。

在圖2a和2b所示的瞬態電壓抑制器應用於其它電子系統的瞬態電壓抑制時，當I/O端與被保護的電子系統的瞬態電壓抑制保護端相連，在被保護的電子系統處於正常工作期間，所述瞬態電壓抑制器需處於斷開狀態，即由整流二極體D2構成的第一導電路徑和由整流二極體D1、齊納二極體DZ構成的第二導電路徑均需處於斷開狀態，因此，由所述第一半導體層和第一埋層構成的第一PN結，即齊納二極體DZ的PN結的反向擊穿電壓需要大於被所述瞬態電壓抑制器保護的電子系統的應用電壓(所述電子系統正常工作時的工作電壓)，此外，PMOS管構成的第三導電路徑也需處於斷開狀態，即在被保護的所述電子系統處於正常工作狀態期間，所述第一閾值電壓的絕對值應該要大於I/O端的電壓，才會使得PMOS管處於斷開狀態，因此，所述第一閾值電壓的絕對值需要大於所述電子系統的應用電壓，如所述第一閾值電壓的絕對值通常大於所述應用電壓的兩倍，以避免所述電子系統通過所述瞬態電壓抑制器洩放電流，造成效率低的弊端。所述第一閾值電壓在本實施例中為PMOS管的導通電壓，其為負值在其它實施例中，若所述第一摻雜類型為N型摻雜，則所述PMOS管替換為NMOS管，則所述第一閾值電壓為NMOS管的導通電壓。

當I/O端達到所述第一PN結的反向擊穿電壓，即齊納二極體DZ的反向擊穿電壓時，齊納二極體DZ處於反向擊穿狀態，所述第一路徑此時仍處於斷開狀態，而第二路徑處於導通狀態，I/O端的電壓被齊納二極體DZ鉗位為某個值，以實現了對I/O端瞬態電壓的抑制。為了使所述瞬態電壓抑制器能夠正常的起到瞬態抑制的功能，在I/O端電流未達到第一值時，需要所述第三路徑處於斷開狀態，即需要PMOS管在齊納二極體DZ反向擊穿之後，且I/O端的電流達到其納二極體DZ所能承受的最大電流之前的某個時間點導通，以分流I/O端的部分電流，減輕其納二極體DZ的負擔，從而提高了所述瞬態電壓抑制器的魯棒性能。因此，在本實施例中，所述第一閾值電壓的絕對值大於所述第一PN結的反向擊穿電壓，以確保I/O端的電流在齊納二極體DZ不能承受之前，PMOS管處於斷開狀態，從而不影響所述瞬態電壓抑制的正常的瞬態電壓抑制能力。

由圖2b可以看出，所述PMOS管與齊納二極體為並聯關係，當所述PMOS管導通時，相當於電阻R_IPSO與齊納二極體DZ並聯，此時，I/O端的電流可以通過電阻R_PISO分流，即此時，I/O端的電流一部分由第一摻雜區061、第二半導體層031、第一埋層021和半導體襯底01構成的導電路徑傳到GND端，另一部分電流由第一摻雜區061、反型層010、導電通道07、第二埋層022以及半導體襯底01構成的導電路徑傳輸到GND端。電阻R-PISO的越小，即導電通道07的摻雜濃度越高，電阻R-PISO分擔的電流越大，則I/O端所能承受的電流可以越高，所述瞬態電壓抑制器的魯棒性能越好，然而導電通道07的摻雜濃度又不能過高，否則會使得所述PMOS管的導通電壓的絕對值較小，會影響所述瞬態電壓抑制的應用電壓，可能使得被保護電子系統在正常工作時會通過PMOS漏電，因此，在本實施例中，導電通道07的摻雜濃度需要依據所述瞬態電壓抑制器的應用電壓來決定。

由上可見，本發明提供的瞬態電壓抑制器在現有的瞬態電壓抑制器的基礎上額外的添加柵疊層，並利用擴散隔離區復用為導電通道，使得所述柵疊層、第一摻雜區、導電通道、第二半導體層構成一個與所述瞬態電壓抑制器的齊納或雪崩二極體並聯的MOS管，以實現在I/O端的電流較大時，所述MOS管導通，從而為所述齊納或雪崩二極體分擔部分I/O端的電流，以避免所述齊納或雪崩二極體因為承受過高的電流而損壞，提高了所述瞬態電壓抑制的魯棒性能。

本申請還提供了一種瞬態電壓抑制的製造方法，具體如圖3a至3e所示。圖3a至3e為依據本發明實施例提供的瞬態電壓抑制器的製造方法的各個工藝步驟中形成的結構剖面圖。本實施例提供的瞬態電壓抑制器的製造方法主要包括一下步驟。

步驟1：在第一摻雜類型的第一半導體層中，形成第二摻雜類型的第一埋層021，所述第一埋層021被所述第一半導體層裸露。

如圖3b所示，在本實施例中，所述第一半導體層包括第一摻雜類型的半導體襯底01和位於所述半導體襯底01中的第二埋層022。所述第一埋層021形成與所述半導體襯底01的第一區域中，且被半導體襯底01裸露，而第二埋層022形成於半導體襯底01的第二區域中，且被半導體襯底01裸露。其中，半導體襯底01的第一區域與第二區域相鄰，即第一埋層021與第二埋層022相鄰，二者在半導體襯底01中形成先後順序不做限定。

步驟2：在所述第一埋層021上方形成第二摻雜類型的第二半導體層031。

如圖3b所示，在本實施例中，形成所述第二半導體層032的具體步驟為：

在所述第一半導體層和第一埋層021上方，生長外延層，在所述第一埋層021和第二埋層022自摻雜的作用下，所述外延層在所述第一埋層021上方的部分為所述第二半導體層031，所述外延層在所述第二埋層022上方的部分為具有第一摻雜類型的第三半導體層032。所述外延層為本徵外延層或超低濃度摻雜工藝形成的摻雜外延層。

步驟3：，如圖3c所示，在所述第二半導體層031上形成柵疊層，所述柵疊層包括柵介質層04和位於所述柵介質層04上的柵極導體層05。

步驟4：如圖3d所示，在所述第二半導體層031中，形成與所述柵疊層的一側相鄰的且具有第一摻雜類型的第一摻雜區061，所述第一摻雜區被所述第二半導體層031裸露。在本實施例中，在形成所述柵疊層後，無需額外形成掩模層，可以以所述柵疊層作為形成所述第一摻雜區的掩模層。因此，在依據本發明提供的瞬態電壓抑制器的製造方法，不會由於增加了柵疊層，而額外增加一次光刻工藝，不會造成過多成本的增加。

此外，在形成所述第一摻雜區061之前或之後的一個步驟，還可以在所述第三半導體層032中形成具有第二摻雜類型的第二摻雜區062，所述第二摻雜區被所述第三半導體層032裸露。

步驟5：形成與所述柵疊層的另一側相鄰，且延伸至所述第一半導體層處或第一半導體層中的導電通道07。

繼續參考圖3d所示，導通通道07位於第一埋層021以及第二半導體層031的兩側，且由步驟2中形成的所述外延層的表面延伸至第二埋層022處或第二埋層022中。形成導電通道07的步驟為：在所述外延層的表面進行第一摻雜類型的擴散摻雜工藝，以形成由所述第二半導體層031的兩側延伸至所述第二埋層022或第二埋層022中的擴散區作為所述導電通道07。

需要說明的是，所述導電通道07在其它實施例中可以在步驟2之後以及形成所述瞬態電壓抑制器的電極之前的任意步驟中形成，不局限於本實施例中的步驟5中形成。

步驟6：如圖3e所示，形成與所述第一摻雜區061電連接的第一電極091，形成與所述柵極導體層05電連接的第二電極092，形成與所述第一半導體層電連接的第三電極093，以及形成與所述第二摻雜062電連接的第四電極094，且使所述第一電極091與第二電極092電連接，所述第四電極094與所述第一電極091電連接(圖3e中未示出各個電極之間的彼此連接)。

參考圖3e所示，形成所述第一電極091、第二電極092與第四電極094的步驟為：在所述第一半導體層和第二半導體層031之上形成具圖案化的絕緣層08；所述第一摻雜區061、柵極導體層05和第二摻雜區061分別被所述絕緣層08裸露；以所述絕緣層08為掩模，在所述絕緣層08上形成圖案化的金屬層，以形成所述第一電極091、第二電極092和第四電極094。

綜上所述，在本發明提供的瞬態電壓抑制器及其製造方法中，在現有的瞬態電壓抑制器的基礎上額外的添加柵疊層，並利用擴散隔離區復用為導電通道，使得所述柵疊層、第一摻雜區、導電通道、第二半導體層構成一個與所述瞬態電壓抑制器的齊納或雪崩二極體並聯的MOS管，以實現在I/O端的電流較大時，所述MOS管導通，從而為所述齊納或雪崩二極體分擔部分I/O端的電流，以避免所述齊納或雪崩二極體因為承受過高的電流而損壞，提高了所述瞬態電壓抑制的魯棒性能，且不會引起製造成本的明顯增加。

依照本發明的實施例如上文所述，這些實施例並沒有詳盡敘述所有的細節，也不限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受權利要求書及其全部範圍和等效物的限制。