利用sab增加側牆寬度的嵌入式eeprom工藝方法

2023-05-26 12:18:01

專利名稱：利用sab增加側牆寬度的嵌入式eeprom工藝方法
技術領域：
本發明涉及一種集成電路半導體器件製造的工藝方法，尤其涉及一種 利用SAB增加側牆寬度的嵌入式EEPROM工藝方法。
背景技術：
在嵌入式EEPROM (電可擦除只讀存儲器)工藝中，要將邏輯低壓器 件和存儲器高壓器件集成在一起。在儘可能保持器件性能符合模型的前提 下，降低器件的Ioff (漏電電流)能降低EEPROM的stand-by (待機) 電流，而加寬側牆(Spacer)的寬度能有效地降低短溝道器件的源漏 (source-drain)間的串通，從而降低器件的Ioff。
目前，利用SAB (矽化物阻擋層)增加側牆寬度的嵌入式EEPROM工 藝一般包括如下步驟多晶矽形成後，自對準形成LDD (Light Doped Drain,輕摻雜的源漏區)注入；澱積氧化膜和氮化膜，蝕刻後形成側牆； 接著，自對準形成Source-Drain (源漏)注入；澱積氧化膜和氮化膜， 形成SAB。
通過增加形成側牆的氮化膜厚度能得到寬側牆的效果，但是受到多晶 柵之間最小間距設計規則(design rule)的限制，容易造成側牆刻蝕後 互聯的形貌，阻擋隨後的源漏注入。增加側牆寬度一般選擇增加形成 Space的介質膜厚度。在0. 18微米工藝平臺中，側牆一般選用氧化膜加 氮化膜組合，膜厚選擇分別為100埃和1000埃左右。增加氮化膜的厚度，柵間距最小的design rule在0.25微米 左右，增加側牆的厚度一方面會造成側牆在最小design rule間距無法打 開，這樣會阻擋source-drain注入，影響器件的性能；另一方面會影響 金屬前介質層(PMD)的填充效果，形成空洞(Void)。所以增加側牆膜的厚 度實現寬側牆的辦法是有限制的。

發明內容
本發明要解決的技術問題是提供一種利用SAB增加側牆寬度的嵌入 式EEPROM工藝方法，能降低EEPROM的stand-by (待機)電流，降低器 件漏電Ioff (漏電電流)。
為解決上述技術問題，本發明提供一種利用SAB增加側牆寬度的嵌 入式EEPROM工藝方法，包括如下步驟
(1) 在多晶矽柵極形成以及LDD注入後，澱積氧化膜和氮化膜，刻 蝕氮化膜後停在氧化膜上，形成側牆；
(2) 澱積氧化膜，作為第一層矽化物阻擋層；
(3) 進行源漏注入；
(4) 澱積一層SiN作為第二層矽化物阻擋層，刻蝕去除第二層矽化 物阻擋層和第一層矽化物阻擋層，最後形成矽化物。
在步驟(1)中，所述的澱積氧化膜的厚度為100埃，所述的澱積氮 化膜的厚度為1000埃。
在步驟(2)中，所述的澱積氧化膜的厚度為100-150埃。
在步驟(4)中，所述的澱積一層SiN的厚度為80埃。
在步驟(4)中，所述刻蝕去除第二層矽化物阻擋層和第一層矽化物阻擋層具體為採用幹法刻蝕法去掉第二層矽化物阻擋層，停在第一層矽 化物阻擋層上，再用溼法刻蝕法去掉第一層矽化物阻擋層。
和現有技術相比，本發明具有以下有益效果通過加寬側牆寬度能降 低source-drain (源漏)穿通(punch-through)的可能，從而使存儲 器高壓器件和邏輯低壓器件的Ioff都有明顯改善，而器件的其他特性的 變化小於5%。 EEPR0M以及SRAM (Static RAM,靜態隨機存儲器)的stand by電流明顯減小。


圖1是本發明實施例中步驟(1)完成後側牆的結構示意圖； 圖2是本發明實施例中步驟(2)完成後側牆的結構示意圖； 圖3是本發明實施例中步驟(3)完成後側牆的結構示意圖； 圖4是本發明實施例中步驟(4)完成後側牆的結構示意圖。
具體實施例方式
下面結合附圖和實施例對本發明作進一步詳細的說明。 如圖1-圖4所示，本發明利用SAB增加側牆寬度的嵌入式EEPR0M 工藝方法，具體包括如下步驟
(1) 在多晶矽柵極(Poly)形成以及LDD注入後，澱積100埃的氧化 膜(Oxide)和1000埃氮化膜(在O. 18微米嵌入式EEPR0M工藝中)，採 用幹法刻蝕氮化膜後停在氧化膜上，殘餘在多晶矽柵極側壁的氧化膜和氮 化膜就形成了側牆(Spacer),側牆的厚度能保證側牆在最小多晶間距能 完全刻穿，見圖l;
(2) 側牆(Spacer)形成之後，澱積100-150埃的氧化膜，作為第一層矽化物阻擋層(SAB oxide)，見圖2;
(3) 進行SD implant (源漏注入)，見圖3;
(4) 注入完成後再澱積一層約80埃的SiN作為第二層矽化物阻擋 層；採用幹法刻蝕法去掉該第二層矽化物阻擋層(SAB SiN)，停在第一層 矽化物阻擋層(SAB oxide)上，再用溼法刻蝕法去掉第一層矽化物阻擋 層(SAB oxide)，最後形成矽化物(Silicide)，見圖4。
本發明通過增加側牆寬度，使Source-drain兩個背靠背的PN結(當 P型半導體和N型半導體結合在一起時，由於交界面處存在載流子濃度的 差異，這樣電子和空穴都要從濃度高的地方向濃度低的地方擴散；但是， 電子和空穴都是帶電的，它們擴散的結果就使P區和N區中原來的電中性 條件破壞了。 P區一側因失去空穴而留下不能移動的負離子，N區一側因 失去電子而留下不能移動的正離子;這些不能移動的帶電粒子通常稱為空 間電荷，它們集中在P區和N區交界面附近，形成了一個很薄的空間電荷 區，這就是所謂的PN結)距離更遠，從而降低短溝道器件源漏之間穿通 的可能。
本發明提出了一種實現寬側牆的方法，能實現寬側牆的前提下有效地 解決寬側牆無法刻穿的問題。該方法利用SAB澱積的氧化膜增加側牆的 寬度，然後再進行source-drain注入，注入完成繼續澱積第二層SAB， 第二層SAB採用氮化膜。.本工藝僅僅對現有的Source-drain注入的工藝 流程順序進行了調整即由原來的側牆形成後移動到SAB第一層氧化膜澱 積後，沒有增加額外的工藝步驟又實現了寬側牆，從而降低了器件的漏電， 提高了器件的性能。
權利要求
1、一種利用SAB增加側牆寬度的嵌入式EEPROM工藝方法，其特徵在於，包括如下步驟(1)在多晶矽柵極形成以及LDD注入後，澱積氧化膜和氮化膜，刻蝕氮化膜後停在氧化膜上，形成側牆；(2)澱積氧化膜，作為第一層矽化物阻擋層；(3)進行源漏注入；(4)澱積一層SiN作為第二層矽化物阻擋層，刻蝕去除第二層矽化物阻擋層和第一層矽化物阻擋層，最後形成矽化物。
2、 如權利要求1所述的利用SAB增加側牆寬度的嵌入式EEPR0M工 藝方法，其特徵在於，在步驟(1)中，所述的澱積氧化膜的厚度為100 埃，所述的澱積氮化膜的厚度為1000埃。
3、 如權利要求1所述的利用SAB增加側牆寬度的嵌入式EEPR0M工 藝方法，其特徵在於，在步驟(2)中，所述的澱積氧化膜的厚度為100-150 埃。
4、 如權利要求1所述的利用SAB增加側牆寬度的嵌入式EEPROM工 藝方法，其特徵在於，在步驟(4)中，所述的澱積一層SiN的厚度為80 埃。
5、 如權利要求1所述的利用SAB增加側牆寬度的嵌入式EEPR0M工 藝方法，其特徵在於，在步驟(4)中，所述刻蝕去除第二層矽化物阻擋 層和第一層矽化物阻擋層具體為採用幹法刻蝕法去掉第二層矽化物阻擋 層，停在第一層矽化物阻擋層上，再用溼法刻蝕法去掉第一層矽化物阻擋層。
全文摘要
本發明公開了一種利用SAB增加側牆寬度的嵌入式EEPROM工藝方法，包括如下步驟(1)在多晶矽柵極形成以及LDD注入後，澱積氧化膜和氮化膜，刻蝕氮化膜後停在氧化膜上，形成側牆；(2)澱積氧化膜，作為第一層矽化物阻擋層；(3)進行源漏注入；(4)澱積一層SiN作為第二層矽化物阻擋層，刻蝕去除第二層矽化物阻擋層和第一層矽化物阻擋層，最後形成矽化物。本發明通過加寬側牆寬度能降低源漏穿通的可能，從而使存儲器高壓器件和邏輯低壓器件的Ioff(漏電電流)都有明顯改善。
文檔編號H01L21/70GK101459140SQ200710094418
公開日2009年6月17日 申請日期2007年12月10日 優先權日2007年12月10日
發明者陳昊瑜, 龔新軍 申請人:上海華虹Nec電子有限公司