可程序金屬氧化半導體存儲電路及其可程序方法
2023-05-26 16:20:41 1
專利名稱：可程序金屬氧化半導體存儲電路及其可程序方法
技術領域：
本發明是有關於一種半導體裝置，特別是有關於一種存儲裝置，另外，利用應力的金屬氧化半導體場效電晶體(Metal Oxide Semiconductor FieldEffect Transistors；MOSFETs)裝置的半導體存儲裝置的可程控方法亦一併揭露。
背景技術：
一般金屬氧化半導體場效電晶體(Metal Oxide Semiconductor FieldEffect Transistor；以下簡稱MOSFET)裝置的製造方式是在一半導體基底上形成一柵極氧化層、一源極電極、以及一漏極電極。在柵極氧化層上具有一柵極電極，而源極電極與漏極電極是毗連於柵極氧化層與柵極電極。MOSFET裝置的製造方法可能是經由多次的變化，而這些變化為此技藝人士所熟知。
當MOSFET裝置的柵極電極邊緣的矽氧化層之下的柵極介電層注入電荷載子時，將造成熱載子效應(hot carrier effect)。MOSFET裝置的熱載子效應會顯示於電晶體的參數中，例如次啟始電流(sub-threshold current)和臨界電壓(threshold voltage)。尤其當MOSFET裝置受到熱載子效應的應力時，若臨界電壓漂移(drift)時，則造成次啟始電流的增加。由於電荷載子注入於MOSFET裝置的半導體基底之上的柵極氧化層時，會造成MOSFET裝置的參數漂移。根據MOSFET裝置所設計的參數，可得知注入電荷載子可能在柵極氧化層產生許多界面狀態，或是陷入柵極氧化層的中間間隙。
一般而言，MOSFET裝置的熱載子效應是由許多因素所控制，例如，被注入的電荷載子的界面硬度、柵極氧化層的陷獲密度(trap density)、以及半導體基底/柵極氧化層接口的位能障壁(potential barrier)，這些因素並不限制MOSFET裝置的極性。當操作電壓被維持住時，MOSFET裝置的柵極介電層的厚度和通道寬度均被減小，將使得MOSFET的柵極電極邊緣的電場梯度(gradient)增加，用以提高熱載子效應。當電場梯度增加時，使得更多的電荷載子注入或陷入半導體基底以與柵極電極邊緣之下的柵極氧化層或柵極介電層中。
當電荷載子充分地注入或陷入MOSFET裝置的半導體基底以與柵極介電層時，使得該MOSFET裝置受到應力(stress)。當熱載子效應是利用上述因素而被增強或放大時，將使得受到應力的MOSFET裝置的半導體基底與柵極介電層的電子電荷增進到某一程度。當MOSFET裝置受到更大的應力時，將使其傳導率降低，因而具有較高的阻抗。MOSFET裝置的高阻抗會維持到注入或陷於MOSFET裝置的半導體基底和柵極介電層的電荷被移除。
在現有技術中，令人滿意的半導體存儲設計需增加額外的方法或組件，方能完成具有一次程序寫入的非揮發性存儲裝置。
發明內容
有鑑於此，本發明的主要目的是提供一可程序金屬氧化半導體存儲電路及其控制方法。
為了達到上述目的，本發明的存儲控制電路包括一第一N型電晶體、以及第二N型電晶體。第一及第二N型電晶體的柵極連接漏極，並可耦接第一控制電壓準位，其源極耦接第二控制電壓準位。
第一及第二控制電壓準位使第一或第二N型電晶體的漏極-源極電壓(Vds)和柵極-源極電壓(Vgs)之間的壓差大於一預設臨界電壓，方能產生一熱載子效應。
本發明還提供一種可程序方法，適用於一金屬氧化半導體存儲電路，該金屬氧化半導體存儲電路包括一閂鎖模塊、一第一及第二N型電晶體、以及一連接模塊；該閂鎖模塊具有一第一輸入端、第二輸入端以及至少一輸出端；該第一及第二N型電晶體的柵極連接漏極，並可耦接一第一控制電壓準位，其源極均耦接一第二控制電壓準位；該連接模塊用以將該第一N型電晶體的漏極連接至該第一輸入端，以及將該第二N型電晶體的漏極連接至該第二輸入端，該可程序方法，包括下列步驟禁能該連接模塊，使得該第一N型電晶體的漏極無法連接至該第一輸入端，且該第二N型電晶體的漏極亦無法連接至該第二輸入端；提供該第一控制電壓予該第一或第二N型電晶體的柵極及漏極；以及解除提供該第一控制電壓予該第一或第二N型電晶體的柵極及漏極。
圖1顯示本發明的存儲裝置。
圖2A顯示圖1不同節點的時序圖。
圖2B顯示存儲裝置在讀取操作的節點時序圖。
圖3A顯示圖1不同節點的時序圖。
圖3B顯示存儲裝置在讀取操作的節點時序圖。
符號說明100存儲裝置；102閂鎖；PM0、PM1P型厚柵極氧化層裝置；NM0、NM1N型厚柵極氧化層裝置；NM2、NM3N型薄柵極氧化層裝置；PM2、PM3P型電晶體；NM4、NM5N型電晶體；VW0、VW1節點；V1及V0控制電壓準位；OUT、OUTz輸出端；204、206、208、214、304、306、308、314上升邊緣；202、216、302、316下降邊緣。
具體實施例方式
為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下本發明提供一種存儲裝置，利用熱載子效應控制兩個N型金屬氧化半導體(MOS)裝置。圖1顯示本發明的存儲裝置。如圖所示，存儲裝置100可利用熱載子效應而被程序化。存儲裝置100包括一閂鎖102、P型厚柵極氧化層裝置PM0、PM1、N型厚柵極氧化層裝置NM0、NM1、以及N型薄柵極氧化層裝置NM2、NM3。P型厚柵極氧化層裝置PM0、PM1用以執行寫入動作。N型厚柵極氧化層裝置NM0、NM1用以執行讀取動作。N型薄柵極氧化層裝置NM2、NM3隻能有一次程序寫入(programmable)。閂鎖102具有P型電晶體PM2、PM3以及N型電晶體NM4、NM5。為了成功地注入足夠的電荷載子至薄柵極氧化層裝置NM2、NM3，以得到熱載子效應，故本發明的存儲裝置100是使用厚柵極裝置以抵抗高於固定操作電壓的電壓。
若P型厚柵極氧化層裝置PM0、PM1在薄柵極氧化層裝置NM2、NM3未注入入足夠的電荷載子時就發生崩潰，則無法執行程序寫入功能。當薄柵極氧化層裝置受熱載子效應影響時，其通道短於具有高電場的厚柵極氧化層裝置。
P型厚柵極氧化層裝置PM0、PM1的源極均耦接於一高操作電壓準位VDDH。根據之前所提到的理由，該高操作電壓準位VDDH高於固定操作電壓的準位。例如，高操作電壓準位VDDH為3.3V，為了得到熱載子效應，臨界電壓的準位為1.2V，因此，固定操作電壓的準位需小於1V。P型厚柵極氧化層裝置PM0、PM1的漏極分別耦接至薄柵極氧化層裝置NM2、NM3的柵極及漏極以及N型厚柵極氧化層裝置NM0、NM1的源極。如圖所示，在P型厚柵極氧化層裝置PM0、PM1的漏極分別耦接至控制電壓準位V0、V1。同樣地，節點VW0、VW1分別代表P型厚柵極氧化層裝置PM0、PM1的柵極，用以可程序存儲裝置100。
薄柵極氧化層裝置NM2、NM3的源極均耦接至一控制電壓準位VSS。根據電路的設計，薄柵極氧化層裝置NM2、NM3的源極可能直接或非直接地連接到地(ground)。N型厚柵極氧化層裝置NM0、NM1的柵極均耦接至一參考電壓VR。N型厚柵極氧化層裝置NM0的漏極耦接至電晶體PM2及NM4的柵極。N型厚柵極氧化層裝置NM1的漏極耦接至電晶體PM3及NM5的柵極。當參考電壓VR設定在一適當的準位時，N型厚柵極氧化層裝置NM0、NM1可一起被視為一連接模塊，用以提供控制電壓準位V1及V0作為閂鎖102的輸入。電晶體PM2、PM3的源極均耦接至一操作電壓準位VDDL，其漏極分別耦接至電晶體NM4、NM5的漏極。電晶體NM4、NM5的源極均耦接至控制電壓準位VSS。電晶體PM2及PM4的柵極作為輸出端OUT並耦接至電晶體PM3的漏極以及電晶體NM5的漏極。電晶體PM3及NM5的柵極作為輸出端OUTz，並耦接至電晶體PM2的漏極及電晶體NM4的漏極。
在第一實施例中，假設存儲裝置100欲存入「1」時。圖2A顯示圖1不同節點的時序圖。請搭配圖1，當提供電源予存儲裝置100時，節點VW0及VW1的準位為高操作電壓準位VDDH，而參考電壓VR的準位為控制電壓準位VSS。當存儲裝置100在一寫入操作時，節點VW0的準位暫時地由高操作電壓準位VDDH至0，因此若節點VW1為高操作電壓準位VDDH時，P型厚柵極氧化層裝置PM0導通。圖2A中的下降邊緣202代表節點VW0的切換。控制電壓準位V0被提升至高操作電壓準位VDDH，如上升邊緣204所示。因此在薄柵極氧化層裝置NM2裡的電荷載子開始形成，直到薄柵極氧化層裝置NM2的漏極與源極間具有一高電場。漏極與源極間的電壓為Vds，柵極與源極間的電壓為Vgs。當Vds與Vgs的壓差大於預設臨界電壓時，便可產生熱載子效應。由於熱載子效應，薄柵極氧化層裝置NM2電流(Ids)會小於薄柵極氧化層裝置NM3的電流(Ids)。此時，薄柵極氧化層裝置NM2將具有低傳導率及高阻抗，並且視為已程序化(programmed)。當節點VW0如上升邊緣206所示，被切回至高操作電壓準位VDDH時，則P型厚柵極氧化層裝置PM0被截止。此時，由於節點VW1維持在高操作電壓準位VDDH，因此P型厚柵極氧化層裝置PM1無法導通，故沒有熱載子電荷在薄柵極氧化層裝置NM3中形成。由於熱載子效應，薄柵極氧化層裝置特性如同僅能進行一次程序寫入(one-time programmable)的熔線。
圖2B顯示存儲裝置在讀取操作的節點時序圖。在讀取操作前，參考電壓VR的準位上升，如上升邊緣208所示，但並不確定輸出端OUT及OUTz的準位。當參考電壓VR的準位上升到足夠導通N型厚柵極氧化層裝置NMO及NM1時，則分別提供控制電壓準位V0、V1至輸出端OUT及OUTz。在本實施例中，接收控制電壓準位V0的輸出端OUT的準位大於接收控制電壓準位V1的輸出端OUTz的準位，因此輸出端OUT的準位上升至操作電壓準位VDDL，如上升邊緣214所示，而輸出端OUTz的準位位於控制電壓準位VSS，如下降邊緣216所示。故可由存儲裝置的輸出端OUT讀到原先儲存於NM2的數據「1」。閂鎖102的結構可視為一比較電路，用以比較控制電壓準位V0、V1的準位，因而產生結果於輸出端OUT。
當參考電壓VR無法導通N型厚柵極氧化層裝置NM0及NM1時，控制電壓準位V0、V1便無法分別連接至輸出端OUT及OUTz。此時，若輸出端OUT的準位高於輸出端OUTz的準位時，閂鎖102將強迫輸出端OUT的準位為操作電壓準位VDDL。相反地，若輸出端OUT的準位低於輸出端OUTz時，閂鎖102將強迫輸出端OUT為控制電壓準位Vss。在本實施例中，由於輸出端OUT高於輸出端OUTz，因此，就算參考電壓VR無法導通N型厚柵極氧化層裝置NM0及NM1，閂鎖102會將輸出端OUT設定在操作電壓準位VDDL，而將輸出端OUTz設定在控制電壓準位Vss。
由於閂鎖102在讀取操作後，會將輸出端OUT的準位由輸出端OUTz的準位中移開，因此，在讀取操作後，輸出端OUTz的準位為輸出端OUT的反相準位。在一讀取操作前，輸出端OUT及OUTz的狀態並不明確。由於閂鎖102會在讀取操作時，維持存儲裝置的信息，因此，閂鎖102的特性為一存儲胞，用以將輸出端OUT的準位維持在「1」或「0」。
在第二實施例中，存儲裝置被存入「0」時。圖3A顯示圖1不同節點的時序圖。當提供電源予存儲裝置100時，節點VW0及VW1的準位為高操作電壓準位VDDH，而參考電壓VR的準位為控制電壓準位VSS。當存儲裝置100在一寫入操作時，節點VW1的準位暫時地由高操作電壓準位VDDH至0，因此P型厚柵極氧化層裝置PM1導通。圖3A中的下降邊緣302代表節點VW1的切換。控制電壓準位V1被提升至高操作電壓準位VDDH，如上升邊緣304所示。因此薄柵極氧化層裝置NM3內的熱載子開始形成，直到薄柵極氧化層裝置NM3的漏極與源極間具有一高電場。由於熱載子效應，流經薄柵極氧化層裝置NM3的電流小於流經薄柵極氧化層裝置NM2的電流。薄柵極氧化層裝置NM3將具有低傳導率及高阻抗，並且視為已程序化(programmed)。當節點VW1如上升邊緣306所示，被切回至高操作電壓準位VDDH時，則P型厚柵極氧化層裝置PM1被截止。此時，由於節點VW0維持在高操作電壓準位VDDH，因此P型厚柵極氧化層裝置PM0無法導通，故沒有熱載子電荷在薄柵極氧化層裝置NM2中形成。
圖3B顯示存儲裝置在讀取操作的節點時序圖。在讀取操作前，參考電壓VR上升，如上升邊緣308所示，但並不確定輸出端OUT及OUTz的準位。當參考電壓VR上升到足夠導通N型厚柵極氧化層裝置NM0及NM1時，則分別提供控制電壓準位V0、V1至輸出端OUT及OUTz。在本實施例中，輸出端OUT的準位低於輸出端OUTz，因此輸出端OUTz的準位上升至操作電壓準位VDDL，如上升邊緣314所示，而輸出端OUT的準位位於控制電壓準位VSS，如下降邊緣316所示。故可由存儲裝置的輸出端OUT讀到原先儲存數據「0」。由於薄柵極氧化層裝置NM3的阻抗大於薄柵極氧化層裝置NM2，因此控制電壓準位V0小於控制電壓準位V1。
當參考電壓VR無法導通N型厚柵極氧化層裝置NM0及NM1時，控制電壓準位V0、V1便無法分別連接至輸出端OUT及OUTz。此時，若輸出端OUT的準位低於輸出端OUTz時，閂鎖102將強迫輸出端OUT的準位為控制電壓準位VSS，而輸出端OUTz的準位為操作電壓準位VDDL。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視所附的權利要求範圍所界定者為準。
權利要求
1.一種可程序方法，適用於一金屬氧化半導體存儲電路，該金屬氧化半導體存儲電路包括一閂鎖模塊、一第一及第二N型電晶體、以及一連接模塊；該閂鎖模塊具有一第一輸入端、第二輸入端以及至少一輸出端；該第一及第二N型電晶體的柵極連接漏極，並可耦接一第一控制電壓準位，其源極均耦接一第二控制電壓準位；該連接模塊用以將該第一N型電晶體的漏極連接至該第一輸入端，以及將該第二N型電晶體的漏極連接至該第二輸入端，該可程序方法，包括下列步驟禁能該連接模塊，使得該第一N型電晶體的漏極無法連接至該第一輸入端，且該第二N型電晶體的漏極亦無法連接至該第二輸入端；提供該第一控制電壓予該第一或第二N型電晶體的柵極及漏極；以及解除提供該第一控制電壓予該第一或第二N型電晶體的柵極及漏極。
2.根據權利要求1所述的可程序方法，更包括產生至少一電壓準位於該閂鎖模塊的輸出端，用以表示該第一或第二N型電晶體是否已被程序寫入。
3.根據權利要求2所述的可程序方法，該產生至少一電壓準位的步驟，包括下列步驟致能該連接模塊，用以連接該第一N型電晶體的漏極與該第一輸入端，以及連接該第二N型電晶體的漏極與該第二輸入端；比較該閂鎖模塊的第一及第二輸入端的準位，以產生一第一電壓，用以代表該第一或第二N型電晶體已被程序寫入。
4.根據權利要求1所述的可程序方法，其中，該第一控制電壓準位是透過二P型厚柵極氧化層電晶體，提供予該第一及第二N型電晶體的漏極，其中，該N型電晶體的柵極氧化層比該P型厚柵極氧化層電晶體的柵極氧化層薄。
5.根據權利要求1所述的可程序方法，該第一控制電壓準位大於該閂鎖模塊的一操作電壓。
6.根據權利要求1所述的可程序方法，其中，該第二控制電壓準位為一接地準位。
7.一種可程序金屬氧化半導體存儲電路，包括一第一N型薄柵極氧化層電晶體，其柵極連接漏極，並可耦接一第一控制電壓準位，其源極耦接一第二控制電壓準位；以及一第二N型薄柵極氧化層電晶體，其柵極連接漏極，並可耦接該第一控制電壓準位，其源極耦接該第二控制電壓準位；其中，該第一及第二控制電壓準位是用以使該第一或第二N型薄柵極氧化層電晶體的漏極與源極間的電壓和柵極與源極間的電壓之間的壓差大於一預設臨界電壓，方能產生一熱載子效應。
8.根據權利要求7所述的可程序金屬氧化半導體存儲電路，更包括一閂鎖模塊，具有一第一及第二輸入端、以及一第一及第二輸出端，該第一及第二輸出端的準位該第一及第二輸入端之間的壓差所決定；其中，該第一及第二輸入端分別耦接該第一及第二N型薄柵極氧化層電晶體的漏極，用以產生該閂鎖模塊的第一輸出端及第二輸出端的準位，該第一輸出端及第二輸出端的準位代表該第一或第二N型薄柵極氧化層電晶體是否已被程序寫入。
9.根據權利要求8所述的可程序金屬氧化半導體存儲電路，更包括一連接模塊，具有二N型厚柵極氧化層電晶體，其柵極均耦接一第三控制電壓準位，用以將該第一N型厚柵極氧化層電晶體的漏極連接該閂鎖模塊的第一輸入端，並將該第二N型厚柵極氧化層電晶體的漏極連接該閂鎖模塊的第二輸入端。
10.根據權利要求7所述的可程序金屬氧化半導體存儲電路，更包括一P型厚柵極氧化層電晶體，用以連接該第一控制電壓準位至該第一或第二N型薄柵極氧化層電晶體的漏極。
全文摘要
一種可程序金屬氧化半導體存儲電路及其可程序方法；該存儲電路包括一第一、第二N型電晶體，其柵極連接漏極，並可耦接第一控制電壓準位，其源極均耦接第二控制電壓準位；其中，該第一及第二控制電壓準位是用以使該第一或第二N型電晶體的漏極與源極間的電壓(Vds)和柵極與源極間的電壓(Vgs)之間的壓差大於一預設臨界電壓，方能產生一熱載子效應。
文檔編號G11C11/4063GK1670860SQ20041005717
公開日2005年9月21日 申請日期2004年8月27日 優先權日2004年3月17日
發明者陳重輝 申請人:臺灣積體電路製造股份有限公司