一種全數字小數分頻鎖相環結構的製作方法

2023-05-26 11:15:11

本發明涉及一種全數字小數分頻鎖相環結構，屬於射頻集成電路領域。

背景技術：

近年來，無線通信技術得到了迅速的發展，且隨著集成電路的發展，無線通信已經遍布生活的各個角落。在無線通信系統中，頻率綜合器是射頻系統中最核心的模塊，其產生穩定的本振信號(LO)，供接收機和發射機使用。基於鎖相環(PLL)結構的頻率綜合器由於其結構簡單、具有穩定的性能和較低的實現成本且易於與大規模模擬和數字電路集成而受到持續的關注，在現代通訊中得到了廣泛的應用。

通常按照分頻比類型，鎖相環可分為整數型鎖相環(integer-N PLL)和小數型鎖相環(fractional-N PLL)。由於後者分頻比可靈活設置，其應用更為廣泛。典型的小數分頻鎖相環結構框圖如圖1所示。基本包括鑑相器(PFD)、電荷泵(CP)、環路濾波器(LPF)、壓控振蕩器(VCO)、分頻器(DIV)和∑Δ調製器(SDM)。∑Δ調製器是實現小數分頻的核心模塊，其作用是將小數分頻值調製成變化的整數分頻值，使其平均的分頻比為小數，從而間接實現「小數」分頻。相比於整數鎖相環，小數分頻鎖相環打破了頻率解析度和鎖相環帶寬之間的制約關係，並且其具有很大的靈活性，可以通過改變分頻比從而實現任何頻率，因而小數分頻鎖相環在現代無線通信應用中佔據著主導的地位。

隨著集成電路工藝的發展，半導體器件的特徵尺寸不斷縮小。當CMOS工藝進入深亞微米以後，很多情況下在模擬電路中無法使用最短溝道的電晶體，使得模擬電路無法隨著工藝縮小。然而，先進工藝給數字電路設計帶來了越來越大的優勢。相對於傳統的模擬電路，數字電路具有功耗低、成本低、速度快及便於大規模集成等優點，因此工業界和學術界逐漸將目光轉向數字電路。由於大部分電路都用數字電路實現，且外部控制接口均為數位訊號。相比於傳統模擬結構，全數字鎖相環(ADPLL)具有更低的功耗、成本，並且更易於集成。

在物聯網、雲計算、大數據等概念的提出後，對無線通信的性能要求越來越高，同時對低成本、高兼容性的要求也日益強烈。因此，伴隨著對性能要求的不斷提高，鎖相環的相噪聲、功耗和面積之間的矛盾日益加劇，因此，針對摺衷各種矛盾出現了一些新的結構。

一個最直觀的結構是基於時數轉換器(TDC)結構的全數字小數分頻鎖相環，結構框 圖如圖2所示。相比於傳統模擬環，數字環路中採用時數轉換器(TDC)取代了鑑相器/電荷泵、數字濾波器(DLF)取代了模擬濾波器(LPF)、數控振蕩器(DCO)取代了壓控振蕩器(VCO)。通常，為了提高數字鎖相環的噪聲性能，TDC和DCO都需要做到較高的解析度。然而，傳統基於延遲鏈結構的TDC其解析度提高受限於反相器延遲及工藝失配等影響，較難做到高精度，因此很多文獻提出了改進TDC的結構。然而，在這種環路結構中，高精度TDC同時還要滿足總覆蓋範圍大於1個DCO周期，因此不可避免地消耗大量晶片面積和功耗。

為了降低TDC的面積和功耗，提出了基於開關鑑相器BB-PD(Bang-Bang Phasee Detector)結構的環路架構，如圖3所示。由於BB-PD在高斯噪聲的作用下表現出小範圍內的線性特性，可用來做線性鎖定,否則環路處於非穩定狀態，噪聲性能急劇下降。因此在這種環路結構中，需要在BB-PD之前需要插入相位延遲單元陣列。由於BB-PD的線性範圍有限，因此要求相位延遲單元陣列具有較小的相位解析度，這會導致陣列規模增大從而消耗大量的晶片面積。其次，延遲時間隨工藝的波動比較大，而延遲單元總長度需要與DCO周期保持嚴格一致，因此通常需要額外複雜的校正環路來校準延遲鏈的延遲時間。這樣大大增加了環路設計的複雜性，而且由工藝、版圖失配、延遲單元內部的器件失配等非理想因素，會引入嚴重的非線性，在環路帶寬較大時會惡化環路的相噪性能，同時也會增加額外的面積和功耗。

以上結構，無論是基於TDC還是基於BB-PD的環路結構，在滿足低相位噪聲的要求時，導致晶片消耗大量的面積和功耗，這並不能滿足現代無線通訊系統的指標要求。一方面要實現高精度、高線性度、寬覆蓋範圍的時數轉換器十分困難，且電路結構複雜。另一方面，在鎖相環加入複雜的反饋校正環路，這種多環路結構會嚴重影響系統的穩定性。

技術實現要素：

針對上述問題，本發明的目的是提供一種全數字小數分頻鎖相環結構，通過使用數控相位插值器DPI完成數字控制信號到相位信息的轉換，並且採用前饋校正手段消除由DPI引入的非線性。這種結構不僅降低電路設計的複雜度，同時解決現有結構中功耗高，設計複雜，噪聲差等問題。適用於高性能、低功耗無線通訊領域。

為實現上述目的，本發明採取的具體技術方案是：

一種全數字小數分頻鎖相環結構，包括：

時數轉換器TDC、數字濾波器DLF、數控振蕩器DCO、數控相位插值器DPI、∑Δ 調製器SDM、整數分頻器DIV和前饋校正模塊；

所述TDC用於檢測輸入信號之間的相位差並輸出為數位訊號，其輸入端分別輸入參考時鐘及反饋時鐘；

所述DLF用於對所述TDC輸出的數位訊號進行濾波處理；

經過濾波處理的數位訊號輸入所述DCO並控制所述DCO中開關電容陣列從而調節振蕩頻率，輸出一組周期相同的多相時鐘信號；

所述DPI用於以所述DCO輸出的多相時鐘信號為輸入信號，並根據數字控制信號輸出所需的相位信號；

所述DIV用於與所述DPI相結合實現小數分頻；

所述SDM用於以小數分頻比作為輸入，動態調整所述DPI的數字控制信號；

所述DIV用於對所述DPI輸出的相位信號進行分頻，最終產生反饋時鐘信號輸入給所述TDC；

所述前饋校正模塊用於通過對不同控制碼下DPI的非線性進行評估，並且在TDC的輸出端減去DPI引入的非線性誤差後輸出給環路濾波器，從而消除DPI的非線性影響。

進一步地，所述TDC根據反饋時鐘的上升沿對參考時鐘進行採樣，並對採樣的數據進行相位比較，進而得到反饋時鐘信號與參考時鐘信號之間的相位差，並將其轉換為多比特的數位訊號輸出。

進一步地，所述DLF濾除所述TDC輸出的數位訊號的高頻成分並輸出一組數字控制信號以控制所述DCO的頻率和相位。

進一步地，所述DPI通過對兩個不同相位的時鐘信號進行加權，然後輸出所需相位的時鐘信號。

進一步地，所述DPI的數字控制信號的高位用於實現象限選擇，低位用於實現權重比例。

首先在輸入的多相時鐘信號中選取相鄰的兩個相位，並按照控制信號的低位控制碼進行權重加和，產生位於兩個相位之間的新的時鐘信號。

如果分頻比設為4+1/2n，相位插值器則會在四個輸入周期中，插入一個1/2n的相位，這樣相位插值器的輸出經過一個除4分頻電路後，便可得到所需的小數分頻比。而在接下來的四個周期中，插入兩個1/2n相位，依次類推，從而實現了小數分頻。

進一步地，所述SDM通過產生一系列的隨機數信號來動態調整所述DPI的數字控制信號。

進一步地，所述DPI的輸入為正交的差分八相位時鐘，分別為0°、45°、90°、135°、180°、225°、270°和315°相位；採用了8-bit的數字控制信號，高3位用於控制開關管選定某兩個相位，以確定輸出相位的象限，低5位用於確定尾電流權重。

進一步地，所述TDC採用基於Vernier延遲線的結構。

通過採取上述技術方案，本發明提出的基於時數轉換器(TDC)和數控相位插值器(DPI)的新型小數分頻鎖相環結構，以反饋時鐘信號輸入到時數轉換器作為採樣信號，根據其上升沿對參考時鐘信號進行採樣，輸出相應的數位訊號，並將其同前饋校正模塊的輸出相減後傳輸給數字濾波器濾除其高頻分量，然後輸入到數控振蕩器的輸入端。振蕩器的本振信號頻率隨著數字控制信號的變化為變化。振蕩器輸出的多相時鐘信號作為相位插值器的輸入，並根據數字控制信號插值出所需相位值，經過整數分頻後反饋回時數轉換器進行相位比較，最總達到鎖定狀態。

與現有環路結構相比，本發明具有以下優點：

1)本發明採用TDC與DPI相結合的結構，由於有DPI相位插值，TDC的覆蓋範圍可以大大降低，只需覆蓋幾個DPI的相位精度，其遠遠小於一個1個DCO周期，這樣TDC所需的有效長度可以大大減少，從而有效的減少TDC的面積和功耗。同時，在本發明中採用了TDC結構，因此放鬆了對DPI精度的要求，在很大程度上簡化了電路的設計。實際上，只要DPI和TDC的位寬之和滿足總的位寬要求即可。因此，可以採用簡單的電路結構來實現高精度的TDC，大大降低了電路設計的複雜度。

2)本發明中採用DPI結構，因為DPI的相位周期性，其本身具有準確的360°相位，因此不需要採用額外複雜的校正技術來校準相位總長。在很大程度上降低了電路的設計難度。並且通過在前向通路上，在環路濾波器之前引入誤差評估單元，來消除DPI非線性的影響，從而提高了環路的相位噪聲性能。

3)本發明中提出採用DPI和Δ∑調製器相結合的技術實現分頻比的小數部分。通過Δ∑調製器的噪聲整形功能在環路中產生隨機的動態分頻比，從而消除系統中的小數分頻雜散。

附圖說明

圖1是傳統模擬小數分頻鎖相環的架構示意圖。

圖2是基於時數轉換器全數字小數分頻鎖相環的架構示意圖。

圖3是基於開關鑑相器全數字小數分頻鎖相環的架構示意圖。

圖4是本發明一實施例中描述的小數分頻的原理示意圖。

圖5是本發明一實施例中描述的全數字小數分頻鎖相環的架構示意圖。

圖6是本發明一實施例中描述的高精度數控振蕩器的架構示意圖。

圖7是本發明一實施例中描述的數控相位插值器的架構示意圖。

圖8是本發明一實施例中描述的基於Vernier延遲線的時數轉換器的架構示意圖。

具體實施方式

下面通過具體實施例，並配合附圖，對本發明做進一步說明：

如圖5所示，為本發明一個實施例提供的全數字小數分頻鎖相環結構。其包括：

時數轉換器TDC、數字濾波器DLF、數控振蕩器DCO、數控相位插值器DPI、∑Δ調製器SDM、整數分頻器DIV和前饋校正模塊；

所述TDC用於將相位轉換並輸出為數位訊號，其輸入端分別輸入參考時鐘及反饋時鐘；根據反饋時鐘的上升沿對參考時鐘進行採樣，並對採樣的數據進行相位比較，進而得到反饋時鐘信號與參考時鐘信號之間的相位差，並將其轉換為多比特的數位訊號輸出。

所述DLF用於對所述TDC輸出的數位訊號進行濾波處理；濾除所述TDC輸出的數位訊號的高頻成分並輸出一組數字控制信號以控制所述DCO的頻率和相位。

經過濾波處理的數位訊號輸入所述DCO並控制所述DCO中開關電容陣列從而調節振蕩頻率，輸出一組周期相同的多相時鐘信號；

所述DPI用於以所述DCO輸出的多相時鐘信號為輸入信號，通過對兩個不同相位的時鐘信號進行加權，然後輸出所需相位的時鐘信號。控制多相時鐘信號的高位用於實現象限選擇，低位用於實現權重比例。首先在輸入的多相時鐘信號中選取相鄰的兩個相位，並按照一定的權重比例進行加和，產生位於兩個相位之間的新的時鐘信號。

所述DIV用於與所述DPI相結合實現小數分頻；結合圖4所示，舉例對小數分頻原理進行說明如下：以分頻比設為4+1/2n為例，相位插值器則會在四個輸入周期中，插入一個1/2n的相位，這樣相位插值器的輸出經過一個除4分頻電路後，便可得到所需的小數分頻比。而在接下來的四個周期中，插入兩個1/2n相位，依次類推，從而實現了小數分頻。

所述SDM用於以小數分頻比作為輸入，產生一系列的隨機數信號動態調整所述DPI的數字控制信號；

所述DIV用於對所述DPI輸出的相位信號進行分頻，最終產生反饋時鐘信號輸入給所述TDC；

所述前饋校正模塊用於通過對不同控制碼下DPI的非線性進行評估，並且在TDC的輸出端減去這部分誤差後輸出給環路濾波器，從而消除DPI的非線性影響。

另外，本實施例中，為了提高數控振蕩器的精度，採用電感抽頭式的數控振蕩器DCO，結構如圖6所示。通過在電感中抽頭，並在抽頭處加入一個細調電容陣列，可以使得同樣電容值變化帶來的頻率精度提高若干量級，從而達到低的相位噪聲性能。

在本實施例中，數控相位插值器採用典型的基於電流模式的結構，電路框架圖如圖7所示，其輸入為正交的差分八相位時鐘，分別為0°、45°、90°、135°、180°、225°、270°和315°相位。

本實例中採用了8-bit的數字控制信號，高3位用於控制開關管選定某兩個相位，以確定輸出相位的象限，低5位用於確定尾電流權重，因此可以實現360°/256＝1.40625°的相位解析度。例如輸出130°相位時，先選中90°和135°的兩條支路。然後通過控制尾電流的權重，調節90°和135°的比例，從而實現130°相位輸出，因此，從而整個相位插值器可以實現整個360°相位的輸出。

本實施例中∑Δ調製器(SDM)採用MASH1-1-1結構，它是將三個一階的DSM串聯起來，沒有複雜的級間反饋迴路，結構簡單，並且具有卓越的穩定性能。

為了提高TDC解析度，本發明中採用基於Vernier延遲線的結構，其電路結構圖如圖8所示。該結構由兩條延遲鏈組成，且每條鏈的延遲時間不同，分別為td1和td2，因此其解析度為：Δtres＝td1-td2。由於相位插值器的存在，TDC所需覆蓋的範圍僅為8個DPI相位解析度。例如，DCO輸出頻率為2G的差分時鐘信號，先經過除4電路產生正交差分的8相信號作為DPI的輸入，此時，DPI能實現的精度為7.8125ps。分頻比的小數部分經過∑Δ調製器(SDM)量化後，最大的變化範圍為8，因此，在本發明的結構中，TDC的覆蓋範圍只需滿足：8*7.8125＝62.5ps，其遠小於一個DCO周期，500ps。假若TDC的解析度為2ps，本發明只需採用5bit延遲鏈即可滿足要求。

本實施例中所述的前饋校正模塊，通過數字算法可分段評估相位插值器高位控制碼下的殘餘失配，以及低位控制碼下的失配，可以極大的減少所需寄存器的數目，以減少晶片的面積。

本實施例中的數字濾波器結構簡單，採用二階有限長單位衝激響應濾波器(FIR)即可。該數字濾波器包含了兩條支路，一條通路實現一階積分，另一條並行通路實現低通濾波。其中，濾波器的參數直接影響著環路帶寬，因此可通過改變其參數來調整環路的帶寬。

結合上述實施例所描述的結構，本發明提出了基於時數轉換器(TDC)和數控相位插 值器(DPI)相結合的小數分頻鎖相環結構，其實現的電路結構均很簡單，也不需要傳統結構中複雜的相位校準電路，大大減小了晶片的面積和功耗。並且整個電路數字控制部分也很簡單，各個模塊可以基於數字代碼實現，大大簡化了電路結構。

以上實施例僅用以說明本發明的技術方案而非對其進行限制，本領域的普通技術人員可以對本發明的技術方案進行修改或者等同替換，而不脫離本發明的精神和範圍，本發明的保護方位贏以權利要求所訴為準。