一種用於射頻集成電路的靜電放電防護器件的製作方法
2023-05-31 03:43:46
專利名稱：一種用於射頻集成電路的靜電放電防護器件的製作方法
技術領域：
本發明屬於集成電路領域，特別涉及一種用於射頻集成電路靜電放電防護的器件，用於改善集成電路ESD防護的可靠性。
背景技術：
自然界的靜電放電(ESD)現象對集成電路的可靠性構成嚴重的威脅。在工業界， 集成電路產品的失效30%都是由於遭受靜電放電現象所引起的，進入納米時代的集成電路，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的機率大大增加。因此，改善集成電路靜電放電防護的可靠性對提高產品的成品率具有不可忽視的作用。靜電放電現象的模式通常分為四種HBM(人體放電模式)，匪(機器放電模式)， CDM(組件充電放電模式)以及電場感應模式(FIM)。而最常見也是工業界產品必須通過的兩種靜電放電模式是HBM和MM。當發生靜電放電時，電荷通常從晶片的一隻引腳流入而從另一隻引腳流出，此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的電壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內部晶片則會造成內部晶片的損壞，同時，在輸入引腳產生的高壓也會造成內部器件發生柵氧擊穿現象，從而導致電路失效。因此，為了防止內部晶片遭受ESD損傷，對晶片的每個引腳都要進行有效的ESD防護，對ESD 電流進行洩放。在ESD防護的發展過程中，二極體、GGNMOS(柵接地的NMOQ、SCR(可控矽)等器件通常被作為ESD防護單元。SCR在所有器件中魯棒性最好，但觸發電壓太高，不適用於低壓電路的ESD防護。對於高速電路的輸入輸出管腳，或射頻集成電路的輸入輸出管腳，由於二極體引入的寄生電容相對較小，可以加入仿真器仿真，並且結構簡單，容易設計，因此經常使用二極體對來實現射頻高速晶片管腳的ESD防護，但單位面積的二極體抗ESD能力比 SCR 低。常用的可控矽如圖1所示，P型襯底上是P、N雙阱，P阱和N阱上均有兩個注入區， 分別是N+注入區和P+注入區。其中N阱的N+注入區設置在遠離P阱的一端，N阱的P+注入區設置在靠近P阱的一端；P阱的P+注入區設置在遠離N阱的一端，P阱的N+注入區設置在靠近N阱的一端。一個N+注入區設置在N阱和P阱連接處上方並跨接在N阱和P阱之間用來降低SCR的開啟電壓，所有的注入區之間使用淺壕溝隔離(STI)。N阱的N+注入區和P+注入區接電學陽極(Anode)，P阱的N+注入區和P+注入區接電學陰極(Cathode)。 圖2是和該SCR結構相對應的電原理圖。在集成電路的正常工作狀態下，靜電放電保護器件是處於關閉的狀態，不會影響輸入輸出引腳上的電位。而在外部靜電灌入集成電路而產生瞬間的高電壓的時候，這個器件會開啟導通，迅速的排放掉靜電電流。但是該SCR觸發電壓一般較高，對於5V及以下的工作電壓不能有效保護
發明內容
本發明提供了一種用於射頻集成電路的靜電放電防護器件，觸發電壓低，寄生電容小，抗ESD能力強。一種用於射頻集成電路的靜電放電防護器件，包括P型襯底，所述的P型襯底上從左到右依次設有第一 N阱、第一 P阱、第二 N阱、第二 P阱和第三N阱，在第二 N阱、第二 P 阱和第三N阱與所述的P型襯底的交界處還設有深N阱；所述的第一 N阱、第一 P阱、第二 N阱、第二 P阱和第三N阱緊密相連，所述的深N阱將所述的第二 P阱與所述的P型襯底隔離開來；其中，所述的第一 N阱上方從左到右依次設有第一 N+注入區和第一 P+注入區；所述的第二 N阱上方從左到右依次設有第二 N+注入區和第二 P+注入區；所述的第二 P阱上方從左到右依次設有第三N+注入區和第三P+注入區；所述的第一 N+注入區與第一 P+注入區之間設有第一淺壕溝隔離；所述的第一 P+ 注入區與第二 N+注入區之間設有第二淺壕溝隔離，所述的第二淺壕溝隔離橫跨在所述的第一 N阱、第一 P阱和第二 N阱上；所述的第二 N+注入區與第二 P+注入區之間設有第三淺壕溝隔離；所述的第二P+注入區和第三N+注入區之間設有第四淺壕溝隔離，所述的第四淺壕溝隔離橫跨在所述的第二 N阱和第二 P阱上；所述的第三N+注入區和第三P+注入區之間設有第五淺壕溝隔離，所述的第三N阱上方設有第六淺壕溝隔離，所述的第六淺壕溝隔離的一端與第三P+注入區緊密相連，所述的第六淺壕溝隔離橫跨在所述的第二 P阱和第三 N阱上。所述的第六淺壕溝隔離的作用是把第三P+注入區和第三N阱隔離開。所述的靜電放電器件應用在射頻集成電路中時，連接於射頻集成電路的方式如下第一 N+注入區與第三P+注入區通過金屬線相連接，第一 P+注入區和第二 N+注入區通過金屬線相連接，第二 P+注入區連接電學陽極，第三N+注入區連接電學陰極。從電學陽極到電學陰極的SCR路徑為第二 P+注入區——第二 N阱——第二 P 講——第三N+注入區，從而構成可控矽的P-N-P-N結構。從電學陽極到電學陰極的二極體串路徑分別由第二 P+注入區——第二 N阱和第二 N+注入區；第一 P+注入區——第一 N阱和第一 N+注入區；第三P+注入區和第二 P講——第三N+注入區共三個二極體組成。其中，第二 P+注入區、第二 N阱和第二 P阱構成PNP寄生電晶體，第二 N阱、第二 P阱和第三N+注入區構成NPN寄生電晶體，第一 P+注入區——第一 N阱和第一 N+注入區構成P+/N阱二極體，其中第一 P阱和第二淺壕溝隔離起隔離作用，還可以根據所需觸發電壓來增加P+/N阱二極體單元的數目，各個二極體間用P阱和淺壕溝隔離開。本發明是在標準CMOS工藝基礎上，利用二極體串中寄生的可控矽結構，來實現可控矽在較低電壓下開啟。其工作原理具體如下當陽極出現ESD信號時，加在電學陽極和陰極間的較大電壓能導致由第二 P+注入區——第二 N阱和第二 N+注入區；第一 P+注入區——第一 N阱和第一 N+注入區；第三P+ 注入區和第二 P講——第三N+注入區三個二極體組成的二極體串開啟並洩放ESD電流。當 ESD電流較大時，二極體串的導通電流從器件一端的第二 N阱流出，從另一端的第二 P阱流入，當電流流過N阱寄生電阻產生的壓降大於寄生PNP三極體的開啟電壓，PNP寄生三極體開啟，同時由於正反饋使NPN寄生三極體也開啟，整個SCR器件被導通，開始洩放ESD電流， 同時將SCR兩端電壓鉗制在較低電位。因此整個器件的抗ESD能力由於寄生SCR的開啟會顯著提升，同時該器件的寄生電容非常小，相當於二極體串的等效電容。在實際應用中，改變本發明中二極體串的數目即等效電路中的Dn 二極體數目可以調整SCR的開啟電壓。在應用中，通過合理設置二極體數目以保證整個器件在正常電平信號下不會開啟，而在靜電電流信號到來時，可以順利輔助觸發洩放ESD電流。相對於傳統的SCR，本發明的用於射頻集成電路靜電放電防護的器件利用二極體串寄生的可控矽洩放ESD電流，能減小可控矽開啟電壓，具有寄生電容小，魯棒性強，開啟速度快等優點。
圖1為現有技術的ESD靜電放電防護器件的剖面圖；圖2為圖1所示防護器件的等效電路圖；圖3為本發明的用於射頻集成電路靜電放電防護器件的剖面圖；圖4為圖3的等效電路原理圖。
具體實施例方式下面結合實施例和附圖來詳細說明本發明，但本發明並不僅限於此。如圖3所示，一種用於射頻集成電路的靜電放電防護器件，包括P型襯底31，P型襯底31上從左到右依次設有第一 N阱32、第一 P阱33、第二 N阱34、第二 P阱35和第三N 阱36，其中，第一 N阱32和第一 P阱33緊密相連，第一 P阱33和第二 N阱34緊密相連，第二 N阱34和第二 P阱35緊密相連，第二 P阱35和第三N阱36緊密相連；在第二 N阱34、 第二 P阱35和第三N阱36與P型襯底31的交界處還設有深N阱37，深N阱37將第二 P 阱35與P型襯底31隔離開來；其中，第一 N阱32上方從左到右依次設有第一 N+注入區38和第一 P+注入區40 ； 第二 N阱34上方從左到右依次設有第二 N+注入區41和第二 P+注入區42 ；第二 P阱；35上方從左到右依次設有第三N+注入區43和第三P+注入區44 ；第一 N+注入區38與第一 P+注入區40之間設有第一淺壕溝隔離39a ；第一 P+注入區40與第二 N+注入區41之間設有第二淺壕溝隔離39b，第二淺壕溝隔離39b橫跨在第一 N阱32、第一 P阱33和第二 N阱；34上；第二 N+注入區41與第二 P+注入區42之間設有第三淺壕溝隔離39c ；第二 P+注入區42和第三N+注入區43之間設有第四淺壕溝隔離 39d，第四淺壕溝隔離39d橫跨在第二 N阱34和第二 P阱35上；第三N+注入區43和第三 P+注入區44之間設有第五淺壕溝隔離39e，第三N阱36上方設有第六淺壕溝隔離39f，第六淺壕溝隔離39f的一端與第三P+注入區44緊密相連，第六淺壕溝隔離39f橫跨在第二 P阱35和第三N阱36上。第六淺壕溝隔離39f的作用是把第三P+注入區44和第三N阱 36隔離開。第一 N+注入區38與第三P+注入區44通過金屬線相連接，第一 P+注入區40和第二 N+注入區41通過金屬線相連接，第二 P+注入區42連接電學陽極，第三N+注入區43 連接電學陰極。上述的靜電放電器件中，P型襯底，N阱和P講，以及各N+、P+注入結構，採用現有的標準CMOS集成電路製造工藝即可實現。
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上述的靜電放電器件中，從電學陽極到電學陰極的SCR路徑為第二 P+注入區 42——第二 N阱34——第二 P阱；35——第三N+注入區43，從而構成可控矽的P-N-P-N結構。從電學陽極到電學陰極的二極體串路徑分別由第二 P+注入區42——第二 N阱34和第二 N+注入區41 ；第一 P+注入區40——第一 N阱32和第一 N+注入區38 ；第三P+注入區 44和第二 P阱；35——第三N+注入區共三個二極體組成。如圖4所示，上述靜電放電器件的等效電路中，PNP寄生電晶體Ql由第二 P+注入區42、第二 N阱34和第二 P阱35構成；NPN寄生電晶體Q2由第二 N阱34、第二 P阱35和第三N+注入區43構成；二極體Dn由第一 P+注入區40——第一 N阱32和第一 N+注入區 38構成，並可以根據輸入輸出信號電壓插入η個二極體來調整觸發電壓。上述靜電放電器件是在標準CMOS工藝基礎上，利用二極體串中寄生的可控矽結構，來實現可控矽在較低電壓下開啟。其工作原理具體如下當陽極出現ESD信號時，加在電學陽極和陰極間的較大電壓能導致由第二 P+注入區42——第二 N阱；34和第二 N+注入區41 ；第一 P+注入區40——第一 N阱32和第一 N+ 注入區38 ；第三P+注入區44和第二 P阱35——第三N+注入區三個二極體組成的二極體串開啟並洩放ESD電流。當ESD電流較大時，二極體串的導通電流從器件一端的第二 N阱 34流出，從另一端的第二 P阱35流入，當電流流過N阱寄生電阻產生的壓降大於寄生PNP 三極體的開啟電壓，PNP寄生三極體開啟，同時由於正反饋使NPN寄生三極體也開啟，整個 SCR器件被導通，開始洩放ESD電流，同時將SCR兩端電壓鉗制在較低電位。因此整個器件的抗ESD能力由於寄生SCR的開啟會顯著提升，同時該器件的寄生電容非常小，相當於二極體串的等效電容。在實際應用中，改變本發明中二極體串的數目即等效電路中的Dn 二極體數目可以調整SCR的開啟電壓。在應用中，通過合理設置二極體數目以保證整個器件在正常電平信號下不會開啟，而在靜電電流信號到來時，可以順利輔助觸發洩放ESD電流。
權利要求
1.一種用於射頻集成電路的靜電放電防護器件，包括P型襯底(31)，其特徵在於 所述的P型襯底(31)上從左到右依次設有第一 N阱(32)、第一 P阱(33)、第二 N阱(34)、第二 P阱(35)和第三N阱(36)，在第二 N阱(34)、第二 P阱(35)和第三N阱(36)與所述的P型襯底(31)的交界處還設有深N阱(37)；所述的第一 N阱(32)、第一 P阱(33)、 第二 N阱(34)、第二 P阱(35)和第三N阱(36)緊密相連，所述的深N阱(37)將所述的第二 P阱(35)與所述的P型襯底(31)隔離開來；其中，所述的第一 N阱(3 上方從左到右依次設有第一 N+注入區(38)和第一 P+注入區GO)；所述的第二 N阱(34)上方從左到右依次設有第二 N+注入區和第二 P+注入區0 ；所述的第二 P阱(3 上方從左到右依次設有第三N+注入區和第三P+注入區(44)；所述的第一 N+注入區(38)與第一 P+注入區00)之間設有第一淺壕溝隔離(39a)； 所述的第一 P+注入區GO)與第二 N+注入區之間設有第二淺壕溝隔離(39b)，所述的第二淺壕溝隔離(39b)橫跨在所述的第一 N阱(32)、第一 P阱(33)和第二 N阱(34)上； 所述的第二 N+注入區與第二 P+注入區02)之間設有第三淺壕溝隔離(39c)；所述的第二P+注入區G2)和第三N+注入區03)之間設有第四淺壕溝隔離(39d)，所述的第四淺壕溝隔離(39d)橫跨在所述的第二 N阱(34)和第二 P阱(35)上；所述的第三N+注入區 (43)和第三P+注入區04)之間設有第五淺壕溝隔離(39e)，所述的第三N阱(36)上方設有第六淺壕溝隔離(39f)，所述的第六淺壕溝隔離(39f)的一端與第三P+注入區G4)緊密相連，所述的第六淺壕溝隔離(39f)橫跨在所述的第二 P阱(35)和第三N阱(36)上。
2.如權利要求1所述的靜電放電防護器件在射頻集成電路中的應用，其特徵在於第一 N+注入區(38)與第三P+注入區04)通過金屬線相連接，第一 P+注入區GO)和第二 N+注入區通過金屬線相連接，第二P+注入區G2)連接電學陽極，第三N+注入區03) 連接電學陰極。
全文摘要
本發明公開了一種用於射頻集成電路的靜電放電防護器件，包括P型襯底，P型襯底上設有第一N阱、第一P阱、第二N阱、第二P阱、第三N阱和深N阱，第一N阱上方從左到右依次設有第一N+注入區和第一P+注入區；所述的第二N阱上方從左到右依次設有第二N+注入區和第二P+注入區；所述的第二P阱上方從左到右依次設有第三N+注入區和第二P+注入區；相鄰的每兩個注入區之間均設有淺壕溝隔離，並且在第三P+注入區和第三N阱之間也設有淺壕溝隔離。本發明利用二極體串寄生可控矽結構，來實現觸發電壓值可調，魯棒性強，寄生電容小的防護器件。
文檔編號H01L23/60GK102244076SQ20111021171
公開日2011年11月16日 申請日期2011年7月27日 優先權日2011年7月27日
發明者吳健, 王潔, 苗萌, 董樹榮, 鄭劍鋒, 韓雁, 馬飛 申請人:浙江大學