用於衛星導航系統的完全自適應陷波器及其陷波方法
2023-05-30 20:49:46
專利名稱：用於衛星導航系統的完全自適應陷波器及其陷波方法
技術領域：
本發明屬於衛星導航技術領域，特別涉及衛星導航系統的完全自適應陷波器，可用於自適應抑制衛星導航系統中的各種窄帶幹擾，尤其是與衛星同向的窄帶幹擾，提高衛星導航系統抗幹擾性能。所謂窄帶即幹擾帶寬小於信號帶寬的10%。
背景技術：
20世紀末，導航系統從陸基無線電為主的體系向天基衛星導航為核心的體系轉變。衛星導航定位系統可以為用戶提供經度、緯度、高度、速度以及時間等信息，在軍事和民用領域有著廣闊的應用需求。目前具有全球導航定位能力的衛星導航系統有美國的全球定位系統GPS、俄羅斯的全球導航衛星系統GL0NASS和歐共體正在組建的伽利略Galileo導航系統。2000年以來，中國已成功發射了 11顆北鬥導航衛星。中國正在建設的北鬥衛星導航系統空間段由5顆靜止軌道衛星和30顆非靜止軌道衛星組成，提供兩種服務方式，即開放服務和授權服務。我國將在未來幾年陸續發射北鬥導航衛星系列，並進行星座組網和實驗， 計劃2012年左右，「北鬥」系統將覆蓋亞太地區，2020年左右覆蓋全球。可以預言很快中國將會擁有自己獨立的導航全球定位衛星系統。導航系統面臨的幹擾按帶寬可分為寬帶幹擾和窄帶幹擾。這時先將同向窄帶幹擾抑制掉，再用空域算法抑制不同向的寬、窄帶幹擾，能夠在不損失衛星信號的同時有效提高抗幹擾能力。抑制單窄帶幹擾的經典方法是陷波器。對於陷波器的設計，在消除幹擾的同時，應儘量保證高的輸出信噪比。目前國內外對陷波器的設計方法主要有直接型陷波器、格型IIR陷波器、基於LMS算法的陷波器。目前的研究成果表明利用陷波器技術能對窄帶幹擾進行有效抑制。傳統的陷波器並不能完全自適應的調節陷波器的各個參數，比如直接型和格型 IIR陷波器都需要預先給定控制陷波器帶寬的係數α，α給定的偏大或偏小，都會影響陷波效果，此外要確定一個合適的α，必須根據窄帶幹擾的強弱和寬度進行多次嘗試並調整， 不便於工程實現。針對採用LMS算法的陷波器則需要一個參考輸入，其頻率為需要抑制的窄帶幹擾中心頻率，在窄帶幹擾中心頻率未知的情況下很難有效抑制。
發明內容
本發明的目的在於克服上述已有技術的不足，提出一種用於衛星導航系統的完全自適應陷波器及其陷波方法，以自適應調節陷波器的各個參數，有效的抑制窄帶幹擾，尤其是同向窄帶幹擾，提高衛星導航系統的抗幹擾能力，便於後續導航電文的準確提取。為實現上述目的，本發明用於衛星導航系統的完全自適應陷波器包括數據採集及預處理模塊它包括模擬數字轉換器ADC晶片和現場可編程門陣列 FPGA晶片，該ADC晶片用於完成中頻模擬信號採樣功能，將模擬信號轉換為數字實信號，該 FPGA晶片用於完成數字正交差值和低通濾波；自適應陷波模塊它包括FPGA、數位訊號處理器DSP和存儲器FLASH，該FPGA用於將基帶數字覆信號通過總線BUS傳送給DSP晶片，DSP把這組信號通過快速傅立葉變換 FFT變換到頻域，利用頻域信號完成門限估計和自適應陷波器參數設定，存儲器FLASH中存儲有餘弦函數表，用於為陷波器係數設定提供計算依據，FPGA用設定的陷波器係數構造一個二階格型無限衝激響應IIR陷波器，並完成自適應陷波；輸出控制模塊它包括FPGA和數位訊號處理器DSP，該FPGA用於將陷波後的數據通過總線BUS傳給DSP，該DSP用於計算輸出幹信噪比0ISNR，並設置標誌位FLAG，FPGA根據不同的標誌位FLAG控制不同的輸出。所述的數位訊號處理器DSP包括 門限判定子模塊，用於估計窄帶幹擾的門限值和幹擾寬度width，根據輸入窄帶幹擾的不同自適應的調節門限值及幹擾寬度；自適應陷波器係數設定子模塊，用於產生自適應陷波器的陷波頻點係數、陷波寬度係數和陷波深度係數這三個係數，並將這些係數通過數據總線傳遞給FPGA ；輸出幹信噪比OISNR計算子模塊，用於計算陷波後數據的輸出幹信噪比0ISNR，當 OISNR > O 時，設置標誌位 FLAG = O ;當 OISNR O 時，FLAG = O ;當 OISNR < O 時，FLAG = I ；
(9)FPGA根據不同的標誌位FLAG決定輸出模塊的跳轉方向，當FLAG = O時，直接輸出陷波後的結果；當FLAG = I時，返回自適應陷波模塊再做一次陷波，並將兩次陷波後的結果輸出。本發明與現有技術相比，具有以下優點(I)本發明接收的衛星導航信號為單天線接收的單通道數據，以此數據可完成抑制同向窄帶幹擾的目的，克服了多天線接收的多通道數據空域算法不能抑制同向窄帶幹擾的弊端；(2)本發明能夠根據輸入幹擾信號的不同特性自適應的調節格型無限衝擊響應 IIR陷波器的陷波頻點係數、陷波寬度係數和陷波深度係數，無需提前知道幹擾信號的形式，能夠完全自適應的與窄帶幹擾匹配，達到理想的陷波效果；(3)本發明在輸出控制模塊中以陷波後數據的輸出幹信噪比OISNR作為輸出判斷條件，在保證了陷波效果的同時又不會造成系統資源浪費。仿真結果表明，本發明應用於衛星導航系統，相比傳統陷波器能有效抑制窄帶幹擾。
圖I為本發明完全自適應陷波器的結構框圖；圖2為本發明完全自適應陷波器的數據採集及預處理模塊框圖；圖3為本發明完全自適應陷波器的自適應陷波模塊框圖；圖4為圖4中門限判決的示意圖；圖5為圖4中格型IIR陷波器的結構圖；圖6為本發明完全自適應陷波器的輸出控制模塊框圖；圖7為本發明完全自適應陷波的流程圖；圖8為本發明完全自適應陷波器與傳統陷波器的陷波效果對比圖。
具體實施例方式參照圖1，本發明主要由數據採集及預處理模塊、自適應陷波模塊及輸出控制模塊組成，時鐘信號由外部信號源或接收機提供。所述三個模塊依次電連接，其中數據採集及預處理模塊接收模擬中頻信號，該模擬中頻信號是由全向單天線接收的單通道衛星導航模擬射頻信號經過接收機下變頻後的結果，數據採集及預處理模塊對該模擬中頻信號進行採樣得到樣本數據，通過正交插值算法將樣本數據變為基帶數字覆信號，通過低通濾波濾除數字基帶覆信號中的鏡頻分量；自適應陷波模塊接收數據採集及預處理模塊處理好的基帶數字覆信號，將基帶數字覆信號變換到頻域，對頻域信號進行門限估計、自適應陷波係數設定和加權陷波；輸出控制模塊接收自適應陷波模塊的輸出數據，計算陷波後數據的輸出幹信噪比0ISNR，並設置標誌位FLAG，根據FLAG值的不同控制輸出模塊的跳轉。各個模塊的詳細結構參照圖2、圖3、圖4、圖5和圖6描述如下參照圖2，數據採集及預處理模塊，包括模擬數字轉換器晶片ADC和現場可編程門陣列FPGA。ADC晶片採用AD公司的AD6644晶片，但並不限於該系列的ADC晶片，FPGA晶片選用型號為Altera公司的Cyclone III，但並不限於該系列的FPGA晶片。模擬數字轉換器晶片AD6644，採用低分差動信號LVDS傳輸，用於完成模擬數字Α/D轉換功能，並對轉換後的中頻數位訊號進行採樣。FPGA晶片用於接收採集到的中頻數位訊號，並將中頻數位訊號分別與兩路正交的數字本振相乘，將中頻數位訊號移頻到基帶；對基帶數位訊號採用低通濾波器濾除頻譜中的鏡頻分量，其中低通濾波器採用FPGA中搭建的32階有限衝擊響應FIR濾波器，得到I路和Q路基帶數位訊號I (tn)和Q(tn) ；FPGA晶片將基帶數位訊號放入先入先出緩存器FIFO，通過數據總線D_BUS和地址總線A_DUS向DSP發送預處理好的基帶數位訊號，其中D_BUS和A_BUS均為雙向傳輸，地址總線A_BUS用於DSP向FPGA通知數據存儲空間的地址，數據總線D_BUS用於FPGA向DSP發送處理好的原始數據。參照圖3，自適應陷波模塊，包括FPGA晶片、數位訊號處理器DSP晶片和存儲器 FLASH晶片。FLASH晶片選用型號為Spansion公司的S29GL256N，但並不限於該FLASH晶片，FLASH晶片中存儲一組餘弦函數值表，該餘弦函數值表是預先由仿真軟體MATLAB產生的；DSP晶片選用型號為ADI公司TigerSHARC系列的TS-101，但並不限於該系列的DSP 晶片，本發明在該DSP晶片中設有門限判定子模塊和自適應陷波器係數設定子模塊，其中門限判定子模塊用於完成幹擾門限判定，由此得到頻域信號的幹信噪比ISNR和幹擾寬度 width ；自適應陷波器係數設定子模塊用於設定自適應陷波器的陷波頻點係數Iv陷波寬度係數α和陷波深度係數h。DSP將採樣樣本數據通過FFT變換到頻域，得到頻域信號，對頻域信號進行譜峰搜索得到幹擾頻點f0,將幹擾頻點f0帶入陷波頻點係數k0的計算公式k0 =-cos (2 JI f0/fs)中，其中fs為採樣頻率，從FLASH中查找(2 Ji f0/fs)的餘弦函數值，可得陷波頻點係數1 的值。計算頻域信號的均值A並將2/}作為幹擾門限值。幹擾門限的判決方法如4所示，即將頻域信號與幹擾門限值做比較，大於幹擾門限值的部分判為幹擾，反之為信號和噪聲。對幹擾數據進行加權平均得到幹擾功率，對信號和噪聲數據進行加權平均得到噪聲和信號功率，用幹擾功率與噪聲和信號功率的比值算得頻域信號的幹信噪比ISNR ;由幹擾與幹擾門限值的交點得到幹擾的左邊界點Ught和右邊界點ileft，進而得到幹擾寬度 width，即i—和iHght之間的寬度；由仿真軟體MATLAB擬合一個陷波寬度係數α的方程， 將幹擾寬度width帶入方程中，方程的解即為陷波寬度係數α的值。在陷波器輸出信噪比最大的約束下利用陷波寬度係數α和頻域信號的幹信噪比ISNR計算陷波深度係數Ic1，並將這些陷波係數通過數據總線傳遞給FPGA。該FPGA設有格型無限衝激響應IIR陷波器子模塊，用於利用DSP發來的自適應陷波器係數構造一個格型無限衝擊響應IIR陷波器，格型 IIR陷波器的結構如圖5所示，它由兩個格型陷波器級聯而成，上方的格型陷波器相當於一個自回歸AR模型，下方的格型陷波器為一個格型有限衝擊響應FIR陷波器，整個格型濾波器具有無限多個衝激響應，該格型IIR陷波器對DSP發送的頻域數據進行加權陷波。參照圖6，輸出控制模塊，包括DSP晶片和FPGA晶片。該DSP晶片設有輸出幹信噪比OISNR計算子模塊，用於計算陷波後數據的輸出幹信噪比0ISNR。該FPGA設有輸出跳轉子模塊，用於根據FLAG值的不同控制輸出模塊的跳轉。DSP通過數據總線D_BUS從FPGA 晶片的FIFO中讀取陷波後的數據，計算陷波後數據的輸出幹信噪比0ISNR，當輸出幹信噪比OISNR的值大於零時，設置標誌位FLAG = O ;當輸出幹信噪比OISNR的值小於零時，設置標誌位FLAG = I。DSP將FLAG的值傳遞給FPGA，FPGA根據不同的FLAG值控制輸出模塊的跳轉，當FLAG = O時，FPGA控制模塊直接輸出陷波後的數據；當FLAG = I時，控制輸出模塊跳轉到自適應陷波模塊再進行一次陷波，並將兩次陷波後的結果輸出。參照圖7，本發明用於衛星導航系統的完全自適應陷波方法，包括如下步驟步驟1，通過模擬數字轉換器ADC對模擬信號進行模擬數字轉換並採樣，得到中頻數位訊號，採樣頻域為fs。步驟2，將採樣的中頻數位訊號分別與兩路正交的數字本振相乘，並將該中頻數位訊號移頻到基帶，得到基帶數位訊號。步驟3，採用FPGA中搭建的32階FIR濾波器濾除基帶數位訊號中的鏡頻分量，得到I路和Q路基帶數位訊號I (tn)和Q(tn)。步驟4，從基帶數位訊號中取N個採樣樣本點的數據放入先入先出緩存器FIFO，數位訊號處理器DSP通過數據總線D_BUS和地址總線A_DUS從FIFO中讀取這些採樣樣本點的數據。 步驟5，數位訊號處理器DSP對獲取的採樣樣本點數據做FFT，得到頻域信號，並對頻域信號進行譜峰搜索，得到譜峰位置，即幹擾頻點fo。步驟6，數位訊號處理器DSP對頻域信號同時進行幹擾門限判決，並計算幹擾寬度 width和頻域信號的幹信噪比ISNR(6a)用公式Α =計算頻域信號的均值α將蒙特卡洛實驗得到的值9 J乍
N 1=ιμ，^ μ
為幹擾門限值，其中，x(i)表示第i個頻域信號，N為採樣樣本數；(6b)將頻域信號與幹擾門限值做比較，大於幹擾門限值的部分判為幹擾，反之為
信號和噪聲；(6c)由幹擾與幹擾門限值的交點得到幹擾的左邊界點Ught和右邊界點ileft，進而得到幹擾寬度width，即ileft和iHght之間的寬度；6d)對幹擾數據進行加權平均得到幹擾功率，對信號和噪聲數據進行加權平均得到噪聲和信號功率，用幹擾功率除以噪聲和信號功率得頻域信號的幹信噪比ISNR。步驟7，數位訊號處理器DSP根據譜峰搜索和門限判決的結果設定格型IIR陷波器的係數(7a)將幹擾頻點fQ帶入陷波頻點係數kQ的計算公式kQ = -cos (2 π fjfs)中，其中fs為採樣頻率；(7b)從FLASH表中查找(2 π f0/fs)的餘弦函數值，即得到陷波頻點係數的值kQ ；(7c)用仿真軟體MATLAB中的擬合函數polyfit擬合一個一元η次方程α
權利要求
1.一種用於衛星導航系統的完全自適應陷波器，其特徵在於，包括數據採集及預處理模塊它包括模擬數字轉換器ADC晶片和現場可編程門陣列FPGA晶片，該ADC晶片用於完成中頻模擬信號採樣功能，將模擬信號轉換為數字實信號，該FPGA晶片用於完成數字正交差值和低通濾波；自適應陷波模塊它包括FPGA、數位訊號處理器DSP和存儲器FLASH，該FPGA用於將基帶數字覆信號通過總線BUS傳送給DSP晶片，DSP把這組信號通過快速傅立葉變換FFT變換到頻域，利用頻域信號完成門限估計和自適應陷波器參數設定，存儲器FLASH中存儲有餘弦函數表，用於為陷波器係數設定提供計算依據，FPGA用設定的陷波器係數構造一個二階格型無限衝激響應IIR陷波器，並完成自適應陷波；輸出控制模塊它包括FPGA和數位訊號處理器DSP，該FPGA用於將陷波後的數據通過總線BUS傳給DSP，該DSP用於計算輸出幹信噪比0ISNR，並設置標誌位FLAG，FPGA根據不同的標誌位FLAG控制不同的輸出。
2.根據權利要求I所述的完全自適應陷波器，其中數位訊號處理器DSP包括門限判定子模塊，用於估計窄帶幹擾的門限值和幹擾寬度width，根據輸入窄帶幹擾的不同自適應的調節門限值及幹擾寬度；自適應陷波器係數設定子模塊，用於產生自適應陷波器的陷波頻點係數、陷波寬度係數和陷波深度係數這三個係數，並將這些係數通過數據總線傳遞給FPGA ；輸出幹信噪比OISNR計算子模塊，用於計算陷波後數據的輸出幹信噪比0ISNR，當 OISNR > O 時，設置標誌位 FLAG = O ;當 OISNR < O 時，FLAG = I。
3.根據權利要求I所述的完全自適應陷波器，其中FPGA包括格型無限衝激響應IIR陷波器子模塊用於生成二階的格型無限衝激響應IIR濾波器；輸出跳轉子模塊用於控制輸出模塊的跳轉，當FLAG= I時，直接輸出結果^FLAG = O時，返回自適應陷波模塊再做一次陷波，並將兩次陷波後的結果輸出。
4.根據權利要求I所述的完全自適應陷波器，其中所述的FPGA晶片用於完成數字正交差值和低通濾波，是指FPGA將ADC轉換後的數字實信號從中頻下變頻到基帶形成基帶數字覆信號，並濾除基帶數字覆信號中的鏡頻分量。
5.根據權利要求I所述的完全自適應陷波器，其中所述存儲器FLASH中存儲的餘弦函數表，是指預先由仿真軟體MATLAB計算好並存儲於FLASH的餘弦函數表，在進行陷波器係數設定時數位訊號處理器DSP直接到存儲器FLASH中查找餘弦函數值。
6.一種用於衛星導航系統的完全自適應陷波方法，包括如下步驟(1)通過模擬數字轉換器ADC對下變頻後的單天線接收的單通道模擬信號進行採樣， 得到中頻數字實信號，採樣頻域為fs ;(2)中頻數字實信號與兩路正交的數字本振相乘，通過有限衝擊響應FIR濾波器，得到 I路和Q路相互正交的基帶數位訊號；(3)從基帶數位訊號中取N個採樣樣本點的數據放入先入先出緩存器FIFO，數位訊號處理器DSP通過數據總線和地址總線到FIFO讀取這些採樣樣本點的數據；(4)將採樣樣本數據做FFT，得到頻域信號，對頻域信號進行譜峰搜索，得到譜峰位置， 即幹擾頻點f(| ；(5)計算頻域信號的均值，用兩倍的均值作為幹擾門限值，通過門限判決，得到幹擾寬度；(6)數位訊號處理器DSP利用幹擾頻點計算出陷波頻點係數，利用幹擾寬度計算出陷波寬度係數，在陷波器輸出信噪比最大的約束下利用陷波寬度係數計算陷波深度係數，並將這些陷波係數通過數據總線傳遞給FPGA ；(7)FPGA利用DSP計算的陷波係數構造一個二階的格型無限衝激響應IIR陷波器，並用此格型IIR陷波器對頻域信號進行加權陷波，將陷波後的輸出結果通過數據總線送給DSP ；(8)DSP根據FPGA送來的陷波輸出結果計算數據的輸出幹信噪比0ISNR，並設置標誌位 FLAG,當 OISNR > O 時，FLAG = O ;當 OISNR < O 時，FLAG = I ；(9)FPGA根據不同的標誌位FLAG決定輸出模塊的跳轉方向，當FLAG= O時，直接輸出陷波後的結果；當FLAG= I時，返回自適應陷波模塊再做一次陷波，並將兩次陷波後的結果輸出。
7.根據權利要求6所述的陷波方法，其特徵在於步驟(5)所述的計算頻域信號的均值， 按如下公式進行
8.根據權利要求6所述的陷波方法，其特徵在於步驟(5)所述的通過門限判決，得到幹擾寬度，是將頻域信號與幹擾門限值2 A做比較，大於幹擾門限值的部分就判為幹擾，反之為信號和噪聲，由幹擾與幹擾門限值的交點得到幹擾的左邊界點Ught和右邊界點ileft，進而得到幹擾寬度width，即ileft和iHght之間的寬度。
9.根據權利要求6所述的陷波方法，其特徵在於步驟(6)所述的數位訊號處理器DSP 利用幹擾頻點計算出陷波頻點係數，利用幹擾寬度計算出陷波寬度係數，在陷波器輸出信噪比最大的約束下利用陷波寬度係數計算陷波深度係數，通過如下步驟進行(6a)將幹擾頻點f0帶入陷波頻點係數k0的計算公式k0 = -cos (2 π fjfs)中,其中fs 為採樣頻率；(6b)從FLASH表中查找(2 π f0/fs)的餘弦函數值，即得到陷波頻點係數的值1 ；(6c)用仿真軟體MATLAB中的擬合函數polyfit擬合一個一元η次方程
10.根據權利要求6所述的陷波方法，其特徵在於步驟(8)所述的DSP根據FPGA送來的陷波輸出結果計算數據的輸出幹信噪比0ISNR，是指在輸出結果中對幹擾數據加權平均得到幹擾功率Pinte，對信號和噪聲數據加權平均得到噪聲和信號功率Psignal+n_;再由幹擾功率與噪聲和信號功率的比值，得到輸出幹信噪比:
全文摘要
本發明公開了一種用於衛星導航系統的完全自適應陷波器及其陷波方法，主要解決現有陷波器不能在窄帶幹擾特性未知的情況下自適應地調節陷波器的陷波帶寬、陷波深度和陷波頻點的問題。該陷波器包括數據採集與預處理模塊、自適應陷波模塊和輸出控制模塊。數據採集及預處理模塊將接收到的中頻模擬信號變為基帶數位訊號，並將該基帶數位訊號送給自適應陷波模塊，自適應陷波模塊採用基于格型無限衝激響應IIR陷波器的結構，完成對基帶數位訊號的陷波，並將陷波後的數據送給控制輸出模塊判定輸出。本發明能有效抑制衛星導航系統中的各種窄帶幹擾尤其是與衛星同向的窄帶幹擾，可用於衛星導航系統中的抗幹擾處理。
文檔編號G01S19/21GK102590829SQ20121006688
公開日2012年7月18日 申請日期2012年3月14日 優先權日2012年3月14日
發明者何學輝, 劉凱, 周航, 廖桂生, 曾操, 李國梁, 計茹, 陶海紅 申請人:西安電子科技大學