運算放大器及降低運算放大器的偏移電壓的方法

2023-06-30 07:55:06

專利名稱：運算放大器及降低運算放大器的偏移電壓的方法
技術領域：
本發明有關於電路設計，特別有關於運算放大器(Operational amplifier)的電 路設計。
背景技術：
運算放大器是一種差動模式輸入(differential input)、單端輸出 (single-ended output)的高增益電壓放大器。亦即，一般來說運算放大器於兩差動輸入端 分別接收一正差動輸入電壓與一負差動輸入電壓，並將正差動輸入電壓與負差動輸入電壓 的差額電壓以高增益放大後輸出於一輸出端。由於運算放大器的電壓增益非常大(增益範 圍從數百至數萬倍不等)，且成本低廉，因此廣泛應用於家電、工業以及科學儀器領域，例如 用於加法、乘法等運算電路中。由於運算放大器是用以放大兩輸入電壓的差額電壓，因此用以接收兩輸入電壓 的兩差動輸入端的電路必須維持一相同的共模直流電壓(common mode DC voltage) 0若 運算放大器兩差動輸入端的電路的直流電壓有差異，此直流電壓差稱為偏移電壓(Offset voltage)。由於偏移電壓會影響兩輸入電壓的差額，並且於增益放大後造成輸出電壓的誤 差，因此運算放大器的設計者必須儘量降低其偏移電壓，以避免降低運算放大器的效能。運算放大器的偏移電壓由兩因素決定。其中一因素為晶片生產過程中所造成的運 算放大器的元件的不匹配所造成的電壓差，稱之為隨機偏移電壓。另一因素為運算放大器 本身電路設計上的元件不對稱所造成電壓差，稱之為系統偏移電壓。隨機偏移電壓可通過 放大運算放大器所包含的電晶體元件的尺寸而降低。系統偏移電壓則須通過儘量降低運算 放大器電路的元件不對稱而降低。運算放大器的偏移電壓可依下式計算而得
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其中、與分別是PM0S電晶體(作為差動輸入)與NM0S電晶體(作為負載鏡 像電流源)的跨導參數，I是偏壓電流，o2(AVTp)為PM0S電晶體的臨界電壓的方差(標準 偏差數的平方)，o2(AVTn)是NM0S電晶體的臨界電壓的方差。02(A 是PM0S電晶體 的跨導方差，o2(A 是NM0S電晶體的跨導方差，O2(A Ap)是PM0S電晶體的溝道長度 調製係數的方差，o2(A An)是NM0S電晶體的溝道長度調製係數的方差。VDSp是輸入PM0S 電晶體的VDS、VDSn是輸入NM0S電晶體的VDS。上式中等號右邊的第3項可通過降低偏壓電 流I而減小，等號右邊的第2項可通過增加NM0S電晶體的溝道長度而減小，第1項可通過 增加電路的對稱性而減小。因此，系統偏移電壓產生的主要原因在於作為差動輸入端的兩PM0S電晶體的源漏極電壓差的差異AVds。圖1為一已知運算放大器100的電路圖。運算放大器100包括作為差動輸入的 PM0S電晶體102與104以及作為負載鏡像電流源的NM0S電晶體106與108。PM0S電晶體 102與104以及NM0S電晶體106與108可以設計為大尺寸的電晶體，以降低隨機偏移電壓。 然而，因為作為負載鏡像電流源的NM0S電晶體106與108的耦接方式不一，造成運算放大 器100的電路不對稱，進而使作為差動輸入端的PM0S電晶體102與104的源漏極電壓差的 不相等，而導致系統偏移電壓的產生。因此，圖1的已知運算放大器100具有較大的偏移電 壓，而使其效能下降。圖2為另一已知運算放大器200的電路圖。運算放大器200包括作為差動輸入 的PM0S電晶體202與204以及作為負載鏡像電流源的NM0S電晶體206與208。由圖中可 見，NM0S電晶體206與208的耦接方式相同。因此，不會造成運算放大器200的電路不對 稱，差動輸入端的PM0S電晶體202與204的源漏極電壓差的大致相等。因此，減輕了系統 偏移電壓，而使圖2的已知運算放大器200具有較小的偏移電壓。然而，相較於圖1的已知 運算放大器100，由於作為負載鏡像電流源的NM0S電晶體206與208都採用二極體耦接方 式(diode connection)，導致圖2的已知運算放大器200具有較低的增益。因此，需要一種 運算放大器，可同時提供高增益並降低偏移電壓。

發明內容
有鑑於此，本發明的目的在於提供一種運算放大器(operational amplifier)，以 解決已知技術存在的問題。於一實施例中，該運算放大器包括一輸入級電路、一反饋電路、 一固定級電路以及一輸出級電路。該輸入級電路於一正差動輸入端與一負差動輸入端分別 接收一正差動輸入電壓與一負差動輸入電壓，並放大該正差動輸入電壓與該負差動輸入電 壓而分別於一第一節點與一第二節點處產生一第一正差動輸出電壓與一第一負差動輸出 電壓。該反饋電路依據該正差動輸入電壓與該負差動輸入電壓於一第三節點產生等於該第 一正差動輸出電壓的一參考正差動輸出電壓。該固定級電路均等地放大該參考正差動輸出 電壓與該第一差動輸出電壓而分別於一第四節點與一第五節點處產生一第二負差動輸出 電壓與一第二正差動輸出電壓。該輸出級電路依據該第二正差動輸出電壓與該第二負差動 輸出電壓的差額產生一輸出電壓，以供輸出於一輸出端。其中該固定級電路具有一對稱電 路結構，使該第二節點與該第三節點具有相同的直流電壓電平。本發明所述的運算放大器，該反饋電路的元件對應於該輸入級電路的部分元件， 且該反饋電路的元件的長寬比(W/L)與該輸入級電路的對應元件的長寬比成一比例關係。本發明所述的運算放大器，該運算放大器還包括一偏壓電路，該偏壓電路提供一 高電位、一第一鉗位電壓與一第二鉗位電壓至該輸入級電路、該反饋電路以及該固定級電 路；以及一補償(compensation)電路，該補償電路耦接於該第二節點與該輸出端之間，用 以維持該運算放大器的頻率穩定性(frequencystability)。本發明所述的運算放大器，該輸入級電路包括一第一 P型電晶體，其源極耦接至 該高電位，其柵極耦接至該第一鉗位電壓；一第二 P型電晶體，耦接於該第一 P型電晶體的 漏極與該第一節點間，其柵極耦接至該正差動輸入端；一第三P型電晶體，耦接於該第一 P 型電晶體的漏極與該第二節點間，其柵極耦接至該負差動輸入端；一第一 N型電晶體及一第二 N型電晶體，串聯耦接於該第二 P型電晶體的漏極與一地電位之間，其中該第一 N型晶 體管的漏極耦接至該第二 N型電晶體的柵極，而該第一 N型電晶體的柵極耦接至該第二鉗 位電壓；以及一第三N型電晶體及一第四N型電晶體，串聯耦接於該第三P型電晶體的漏極 與該地電位之間，其中該第三N型電晶體的柵極耦接至該第二鉗位電壓，而該第四N型晶體 管的柵極耦接至該第二 N型電晶體的柵極。本發明所述的運算放大器，該反饋電路包括一第四P型電晶體，其源極耦接至該 高電位，其柵極耦接至該第一鉗位電壓；一第五P型電晶體，耦接於該第四P型電晶體的漏 極與該第三節點之間，其柵極耦接至該正差動輸入端；一第六P型電晶體，耦接於該第四P 型電晶體的漏極與該第三節點之間，其柵極耦接至該負差動輸入端；以及一第五N型晶體 管及一第六N型電晶體，串聯耦接於該第三節點與該地電位之間，其中該第五N型電晶體的 漏極耦接至該第六N型電晶體的柵極，且該第五N型電晶體的柵極耦接至該第二鉗位電壓。本發明所述的運算放大器，該第一 P型電晶體的長寬比為該第四P型電晶體的長 寬比的兩倍；該第一 N型電晶體的長寬比、該第三N型電晶體的長寬比與該第五N型電晶體 的長寬比相同；以及該第二N型電晶體的長寬比、該第四N型電晶體的長寬比與該第六N型 電晶體的長寬比相同。本發明所述的運算放大器，該固定級電路包括一第七P型電晶體，該第七P型晶 體管的源極耦接至該高電位，該第七P型電晶體的柵極耦接至該第一鉗位電壓；一第八P型 電晶體，耦接於該第七P型電晶體的漏極與該第四節點之間，該第八P型電晶體的柵極耦接 至該第二節點；一第九P型電晶體，耦接於該第七P型電晶體的漏極與該第五節點之間，該 第九P型電晶體的柵極耦接至該第三節點；以及一第七N型電晶體，耦接於該第八P型晶體 管的漏極與一地電位之間，該第七N型電晶體的柵極與漏極互相連接；以及一第八N型晶體 管，耦接於該第九N型電晶體的漏極與該地電位之間，該第八N型電晶體的柵極與漏極互相 連接。本發明所述的運算放大器，該輸出級電路包括一第十P型電晶體，該第十P型晶 體管的源極耦接至一高電位，該第十P型電晶體的柵極與漏極互相連接；一第十一 P型晶體 管，該第十一 P型電晶體的源極耦接至該高電位，該第十一 P型電晶體的柵極耦接至該第十 P型電晶體的柵極；一第九N型電晶體，耦接於該第十P型電晶體的漏極與一地電位之間， 該第九N型電晶體的柵極耦接至該第四節點；以及一第十N型電晶體，耦接於該第十一 P型 電晶體的漏極與該地電位之間，該第十N型電晶體的柵極耦接至該第五節點，該第十N型晶 體管的漏極耦接至該輸出端。本發明所述的運算放大器，其中該補償電路包括一電容，耦接於該第二節點與該 輸出端之間；以及一電阻，耦接於該電容與該輸出端之間；其中該偏壓電路包括一第十二 P型電晶體，該第十二 P型電晶體的源極耦接至該高電位，該第十二 P型電晶體的柵極與漏 極互相連接；一第十三P型電晶體，該第十三P型電晶體的源極耦接至該高電位，該第十三 P型電晶體的柵極耦接至該第十二 P型電晶體的柵極；一第十一 N型電晶體，該第十一 N型 電晶體的源極耦接至一地電位，該第十一 N型電晶體的漏極與柵極耦接至一偏壓電壓；一 第十二 N型電晶體，耦接於該第十二P型電晶體的漏極與該地電位之間；以及一第十三N型 電晶體，該第十三N型電晶體的源極耦接至該地電位，該第十三N型電晶體的漏極與柵極互 相連接；其中該第十二P型電晶體的漏極電壓為該第一鉗位電壓，而該第十三N型電晶體的漏極電壓為該第二鉗位電壓。本發明更提供一種降低運算放大器的偏移電壓(offsetvoltage)的方法。首先，以一輸入級電路分別放大一正差動輸入端的一正差動輸入電壓與一負差動輸入端的一負 差動輸入電壓而分別於一第一節點與一第二節點處產生一第一正差動輸出電壓與一第一 負差動輸出電壓。接著，以一反饋電路依據該正差動輸入電壓與該負差動輸入電壓於一第 三節點產生等於該第一正差動輸出電壓的一參考正差動輸出電壓。接著，以一固定級電路 均等地放大該參考正差動輸出電壓與該第一負差動輸出電壓而分別於一第四節點與一第 五節點處產生一第二負差動輸出電壓與一第二正差動輸出電壓。最後，以一輸出級電路依 據該第二正差動輸出電壓與該第二負差動輸出電壓的差額於一輸出端產生一輸出電壓。其 中該固定級電路具有一對稱電路結構，使該第二節點與該第三節點具有相同的直流電壓電 平。本發明所述的降低運算放大器的偏移電壓的方法，該反饋電路的元件對應於該輸 入級電路的部分元件，且該反饋電路的元件的長寬比與該輸入級電路的對應元件的長寬比 成一比例關係。本發明所述的降低運算放大器的偏移電壓的方法，該方法還包括通過一偏壓電 路提供一高電位、一第一鉗位電壓與一第二鉗位電壓至該輸入級電路、該反饋電路以及該 固定級電路；以及耦接一補償(compensation)電路於該第二節點與該輸出端之間，以維持 該運算放大器的頻率穩定性(frequency stability)。本發明所述的降低運算放大器的偏移電壓的方法，該輸入級電路包括一第一 P 型電晶體，其源極耦接至該高電位，其柵極耦接至該第一鉗位電壓；一第二 P型電晶體，耦 接於該第一 p型電晶體的漏極與該第一節點間，其柵極耦接至該正差動輸入端；一第三PS 電晶體，耦接於該第一 P型電晶體的漏極與該第二節點間，其柵極耦接至該負差動輸入端； 一第一 N型電晶體及一第二 N型電晶體，串聯耦接於該第二 P型電晶體的漏極與一地電位 之間，其中該第一 N型電晶體的漏極耦接至該第二 N型電晶體的柵極，而該第一 N型電晶體 的柵極耦接至該第二鉗位電壓；以及一第三N型電晶體及一第四N型電晶體，串聯耦接於該 第三P型電晶體的漏極與該地電位之間，其中該第三N型電晶體的柵極耦接至該第二鉗位 電壓，而該第四N型電晶體的柵極耦接至該第二 N型電晶體的柵極。本發明所述的降低運算放大器的偏移電壓的方法，該反饋電路包括一第四P型 電晶體，其源極耦接至該高電位，其柵極耦接至該第一鉗位電壓；一第五P型電晶體，耦接 於該第四p型電晶體的漏極與該第三節點之間，其柵極耦接至該正差動輸入端；一第六PS 電晶體，耦接於該第四P型電晶體的漏極與該第三節點之間，其柵極耦接至該負差動輸入 端；以及一第五N型電晶體及一第六N型電晶體，串聯耦接於該第三節點與該地電位之間， 其中該第五N型電晶體的漏極耦接至該第六N型電晶體的柵極，且該第五N型電晶體的柵 極耦接至該第二鉗位電壓。本發明所述的降低運算放大器的偏移電壓的方法，該第一 P型電晶體的長寬比為 該第四P型電晶體的長寬比的兩倍；該第一 N型電晶體的長寬比、該第三N型電晶體的長寬 比與該第五N型電晶體的長寬比相同；以及該第二 N型電晶體的長寬比、該第四N型電晶體 的長寬比與該第六N型電晶體的長寬比相同。本發明所述的降低運算放大器的偏移電壓的方法，該固定級電路包括一第七P型電晶體，該第七P型電晶體的源極耦接至該高電位，該第七P型電晶體的柵極耦接至該第 一鉗位電壓；一第八P型電晶體，耦接於該第七P型電晶體的漏極與該第四節點之間，該第 八P型電晶體的柵極耦接至該第二節點；一第九P型電晶體，耦接於該第七P型電晶體的 漏極與該第五節點之間，該第九P型電晶體的柵極耦接至該第三節點；以及一第七N型晶體 管，耦接於該第八P型電晶體的漏極與一地電位之間，該第七N型電晶體的柵極與漏極互相 連接；以及一第八N型電晶體，耦接於該第九N型電晶體的漏極與該地電位之間，該第八N 型電晶體的柵極與漏極互相連接。本發明所述的降低運算放大器的偏移電壓的方法，該輸出級電路包括一第十P 型電晶體，該第十P型電晶體的源極耦接至一高電位，該第十P型電晶體的柵極與漏極互相 連接；一第十一 P型電晶體，該第十一 P型電晶體的源極耦接至該高電位，該第十一 P型晶 體管的柵極耦接至該第十P型電晶體的柵極；一第九N型電晶體，耦接於該第十P型電晶體 的漏極與一地電位之間，該第九N型電晶體的柵極耦接至該第四節點；以及一第十N型晶體 管，耦接於該第十一 P型電晶體的漏極與該地電位之間，該第十N型電晶體的柵極耦接至該 第五節點，該第十N型電晶體的漏極耦接至該輸出端。本發明所述的降低運算放大器的偏移電壓的方法，其中該補償電路包括一電容， 耦接於該第二節點與該輸出端之間；以及一電阻，耦接於該電容與該輸出端之間；其中該 偏壓電路包括一第十二 P型電晶體，該第十二 P型電晶體的源極耦接至該高電位，該第 十二 P型電晶體的柵極與漏極互相連接；一第十三P型電晶體，該第十三P型電晶體的源極 耦接至該高電位，該第十三P型電晶體的柵極耦接至該第十二 P型電晶體的柵極；一第十一 N型電晶體，該第十一 N型電晶體的源極耦接至一地電位，該第十一 N型電晶體的漏極與柵 極耦接至一偏壓電壓；一第十二 N型電晶體，耦接於該第十二 P型電晶體的漏極與該地電 位之間；以及一第十三N型電晶體，該第十三N型電晶體的源極耦接至該地電位，該第十三 N型電晶體的漏極與柵極互相連接；其中該第十二 P型電晶體的漏極電壓為該第一鉗位電 壓，而該第十三N型電晶體的漏極電壓為該第二鉗位電壓。本發明所述的運算放大器，可同時提供高增益並降低偏移電壓。


圖1為一已知運算放大器的電路圖；圖2為另一已知運算放大器的電路圖；圖3為依據本發明的運算放大器的電路圖。
具體實施例方式為了讓本發明的上述和其他目的、特徵和優點能更明顯易懂，下文特舉多個較佳 實施例，並配合所附圖示，作詳細說明如下。圖3為依據本發明的運算放大器300的電路圖。於一實施例中，運算放大器300 包括輸入級(Input Stage)電路352、固定級(Fixed Stage)電路354、反饋電路(Feedback Circuit) 356、輸出級(Output Stage)電路 358、偏壓電路(Biasing circuit) 360 以及補 償電路(Compensation Circuit) 3620輸入級電路352用以接收一正差動輸入電壓VIN1與 一負差動輸入電壓VIN2，並放大該正差動輸入電壓VIN1與該負差動輸入電壓VIN2而於第一節點341與第二節點342分別產生一第一正差動輸出電壓V341與一第一負差動輸出電壓V342。 由圖中可見，輸入級電路352的正差動端的負載電路的NM0S電晶體m、N2與負差動端的負 載電路的NM0S電晶體N3、N4的耦接方式不同，因而可獲得比圖2的已知運算放大器200大 的增益。反饋電路356的電路結構與輸入級電路352用以產生第一正差動輸出電壓V341的 正差動端電路的電路結構相似。因此，反饋電路356可在不耦接至第一節點341的情況下， 直接依據正差動輸入電壓VIN1與負差動輸入電壓VIN2，於第三節點343處產生等於第一正差 動輸出電壓V341的參考正差動輸出電壓V343。接著，固定級電路354分別自輸入級電路352 的第二節點342與反饋電路356的第三節點343接收該第一負差動輸出電壓V342及該參考 正差動輸出電壓V343，並放大該第一負差動輸出電壓V342及該參考正差動輸出電壓V343，藉以 於第四節點344與第五節點345處，分別產生第二負差動輸出電壓V344與第二正差動輸出 電壓V345。由於第三節點343的參考正差動輸出電壓V343等於第一節點341的第一正差動 輸出電壓V341，固定級電路354如同放大第一節點341的第一正差動輸出電壓V341，而於第五 節點345處產生第二正差動輸出電壓V345。最後，輸出級電路358分別自固定級電路354的第四節點344與第五節點345接 收該第二負差動輸出電壓V344與該第二正差動輸出電壓V345，並依據該第二正差動輸出電壓 v345與該第二負差動輸出電壓v344的差額產生一輸出電壓VOTT，以供輸出於一輸出端。另外，運算放大器300還包括一偏壓電路360及一補償電路362。該偏壓電路360 提供一高電位VDD、一第一鉗位電壓v346與一第二鉗位電壓v347至該輸入級電路、該反饋電路 以及該固定級電路。該補償電路362耦接於第二節點342與運算放大器300的輸出端VQUT 之間，以維持運算放大器300的頻率穩定性(frequency stability)。由於固定級電路354採用對稱的雙差分輸入結構，因此固定級電路354的兩PM0S 電晶體P8、P9的柵極輸入端具有相同的共模直流電壓。由於PM0S電晶體P8的柵極輸入端 耦接至輸入級電路352的負差動端電路的第二節點342，且PM0S電晶體P9的柵極輸入端耦 接至反饋電路356的第三節點343，因此第二節點342與第三節點343具有相同的直流電 壓。另外，反饋電路356的第三節點343的參考正差動輸出電壓V343又等於第一節點341的 第一正差動輸出電壓V341，因此第一節點341與第三節點343具有相同的直流電壓。因此， 第一節點341、第三節點343與第二節點342的直流電壓相同。因此，即使輸入級電路352 的NM0S電晶體Nl、N2與NM0S電晶體N3、N4的耦接方式不同，輸入級電路352的輸出節點 341與342仍可具有相同的直流電壓電平，從而消除了運算放大器300的兩差動輸入端的系 統偏移電壓，進而提高運算放大器300的效能。因此，運算放大器300同時具有高增益與低 偏移電壓，因而優於已知的運算放大器100及200。輸入級電路352、反饋電路356與固定 級電路354的電路結構將於後續段落詳細敘述。於一實施例中，輸入級電路352包括PM0S電晶體P1、P2、P3及NM0S電晶體m、N2、 N3、N4。PM0S電晶體PI的源極耦接至高電壓VDD，其柵極耦接至第一鉗位電壓V346。PM0S晶 體管P2與P3的柵極為輸入級放大器352的差動輸入端。PM0S電晶體P2耦接於PM0S晶體 管P1的漏極與第一節點341間，其柵極耦接至正差動輸入端VIN1。PM0S電晶體P3耦接於 PM0S電晶體P1的漏極與第二節點342間，其柵極耦接至負差動輸入端VIN2。匪OS電晶體附 與N2為輸入級放大器352的正差動輸入端的負載電晶體。NM0S電晶體附及NM0S電晶體N2串聯耦接於PM0S電晶體P2的漏極與一地電位之間，其中NM0S電晶體m的漏極耦接至 該NM0S電晶體N2的柵極，而NM0S電晶體附的柵極耦接至第二鉗位電壓V347。NM0S晶體 管N3與N4為輸入級放大器352的負差動輸入端的負載電晶體。NM0S電晶體N3及NM0S晶 體管N4串聯耦接於PM0S電晶體P3的漏極與地電位之間，其中NM0S電晶體N3的柵極耦接 至第二鉗位電壓V347，而NM0S電晶體N4的柵極耦接至NM0S電晶體N2的柵極。於一實施例中，反饋電路356包括PM0S電晶體P4、P5、P6及匪OS電晶體N5、N6。 PM0S電晶體P4的源極耦接至高電位VDD，其柵極耦接至第一鉗位電壓V346。PM0S電晶體P5 耦接於PM0S電晶體P4的漏極與第三節點343之間，其柵極耦接至正差動輸入端VIN1。PM0S 電晶體P6耦接於PM0S電晶體P4的漏極與第三節點343之間，其柵極耦接至負差動輸入端 VIN2。NM0S電晶體N5及NM0S電晶體N6串聯耦接於第三節點343與地電位之間，其中NM0S 電晶體N5的漏極耦接至NM0S電晶體N6的柵極，且NM0S電晶體N5的柵極耦接至第二鉗位 電壓V347。反饋電路356的元件對應於輸入級電路352的正輸入端元件，且兩者的對應元件 的長寬比(W/L)成一比例關係。於一實施例中，PM0S電晶體P1的長寬比為PM0S電晶體P4 的長寬比的兩倍，NM0S電晶體附的長寬比、NM0S電晶體N3的長寬比與NM0S電晶體N5的 長寬比相同，且該NM0S電晶體N2的長寬比、NM0S電晶體N4的長寬比與NM0S電晶體N6的 長寬比相同。於一實施例中，固定級電路354包括PM0S電晶體P7、P8、P9及NM0S電晶體N7、N8。 PM0S電晶體P7的源極耦接至高電位VDD，其柵極耦接至第一鉗位電壓V346。PM0S電晶體P8 耦接於PM0S電晶體P7的漏極與第四節點344之間，其柵極耦接至第二節點342。PM0S晶 體管P9耦接於PM0S電晶體P7的漏極與第五節點345之間，其柵極耦接至第三節點343。 NM0S電晶體N7耦接於PM0S電晶體P8的漏極與地電位之間，其柵極耦接至其漏極。NM0S 電晶體N8耦接於PM0S電晶體P9的漏極與地電位之間，其柵極耦接至其漏極。於一實施例中，輸出級電路358包括PM0S電晶體P10、P11及NM0S電晶體N9、N10。 PM0S電晶體P10的源極耦接至高電位VDD，其柵極耦接至其漏極。PM0S電晶體P11的源極 耦接至高電位VDD，其柵極耦接至PM0S電晶體P10的柵極。NM0S電晶體N9耦接於PM0S晶 體管P10的漏極與地電位之間，其柵極耦接至第四節點344。NM0S電晶體N10耦接於PM0S 電晶體P11的漏極與地電位之間，其柵極耦接至第五節點345，其漏極耦接至該輸出端VQUT。於一實施例中，偏壓電路360包括PM0S電晶體P12、P13及NM0S電晶體附1、附2、 N13. PM0S電晶體P12的源極耦接至高電位VDD，其柵極與漏極耦接至第六節點346。PM0S 電晶體P13的源極耦接至高電位VDD，其柵極耦接至第六節點346。NM0S電晶體附1的源極 耦接至地電位，其漏極與柵極耦接至一偏壓電壓VBIAS。NM0S電晶體W2耦接於PM0S型晶體 管P12的漏極與地電位之間。NM0S電晶體W3的源極耦接至地電位，其漏極與柵極耦接至 第七節點347。其中第六節點346、第七節點347分別輸出第一鉗位電壓V346與第二鉗位電 壓V347。另外，於一實施例中，補償電路362包括電容331與電阻332，串接於第二節點342 與輸出之間。以上所述僅為本發明較佳實施例，然其並非用以限定本發明的範圍，任何熟悉本 項技術的人員，在不脫離本發明的精神和範圍內，可在此基礎上做進一步的改進和變化，因 此本發明的保護範圍當以本申請的權利要求書所界定的範圍為準。附圖中符號的簡單說明如下
100 運算放大器102、104 :PM0S 電晶體106、108 匪OS 電晶體200 運算放大器202,204 =PMOS 電晶體
206、208 :NM0S 電晶體300 運算放大器352:輸入級電路354:固定級電路356 反饋電路358:輸出級電路360 偏壓電路362:補償電路P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13 =PMOS 電晶體N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13 =NMOS 電晶體331:電容332:電阻341 第一節點342 第二節點343 第三節點344:第四節點345 第五節點346 第六節點洶7:第七節點。
權利要求
一種運算放大器，其特徵在於，包括一輸入級電路，於一正差動輸入端與一負差動輸入端分別接收一正差動輸入電壓與一負差動輸入電壓，並放大該正差動輸入電壓與該負差動輸入電壓而於一第一節點與一第二節點分別輸出一第一正差動輸出電壓與一第一負差動輸出電壓；一反饋電路，依據該正差動輸入電壓與該負差動輸入電壓，於一第三節點產生等於該第一正差動輸出電壓的一參考正差動輸出電壓；一固定級電路，均等地放大該第一負差動輸出電壓與該參考正差動輸出電壓而於一第四節點與一第五節點分別產生一第二負差動輸出電壓與一第二正差動輸出電壓；以及一輸出級電路，依據該第二正差動輸出電壓與該第二負差動輸出電壓的差額產生一輸出電壓，以供輸出於一輸出端；其中該固定級電路具有一對稱電路結構，使該第二節點與該第三節點具有相同的電壓電平。
2.根據權利要求1所述的運算放大器，其特徵在於，該反饋電路的元件對應於該輸入 級電路的部分元件，且該反饋電路的元件的長寬比與該輸入級電路的對應元件的長寬比成 一比例關係。
3.根據權利要求1所述的運算放大器，其特徵在於，該運算放大器還包括一偏壓電路，該偏壓電路提供一高電位、一第一鉗位電壓與一第二鉗位電壓至該輸入 級電路、該反饋電路以及該固定級電路；以及一補償電路，該補償電路耦接於該第二節點與該輸出端之間，用以維持該運算放大器 的頻率穩定性。
4.根據權利要求3所述的運算放大器，其特徵在於，該輸入級電路包括 一第一 P型電晶體，其源極耦接至該高電位，其柵極耦接至該第一鉗位電壓； 一第二 P型電晶體，耦接於該第一 P型電晶體的漏極與該第一節點間，其柵極耦接至該正差動輸入端；一第三P型電晶體，耦接於該第一 P型電晶體的漏極與該第二節點間，其柵極耦接至該 負差動輸入端；一第一 N型電晶體及一第二 N型電晶體，串聯耦接於該第二 P型電晶體的漏極與一地 電位之間，其中該第一 N型電晶體的漏極耦接至該第二 N型電晶體的柵極，而該第一 N型晶 體管的柵極耦接至該第二鉗位電壓；以及一第三N型電晶體及一第四N型電晶體，串聯耦接於該第三P型電晶體的漏極與該地 電位之間，其中該第三N型電晶體的柵極耦接至該第二鉗位電壓，而該第四N型電晶體的柵 極耦接至該第二 N型電晶體的柵極。
5.根據權利要求4所述的運算放大器，其特徵在於，該反饋電路包括 一第四P型電晶體，其源極耦接至該高電位，其柵極耦接至該第一鉗位電壓； 一第五P型電晶體，耦接於該第四P型電晶體的漏極與該第三節點之間，其柵極耦接至該正差動輸入端；一第六P型電晶體，耦接於該第四P型電晶體的漏極與該第三節點之間，其柵極耦接至 該負差動輸入端；以及一第五N型電晶體及一第六N型電晶體，串聯耦接於該第三節點與該地電位之間，其中該第五N型電晶體的漏極耦接至該第六N型電晶體的柵極，且該第五N型電晶體的柵極耦 接至該第二鉗位電壓。
6.根據權利要求5所述的運算放大器，其特徵在於，該第一P型電晶體的長寬比為該第 四P型電晶體的長寬比的兩倍；該第一N型電晶體的長寬比、該第三N型電晶體的長寬比與 該第五N型電晶體的長寬比相同；以及該第二 N型電晶體的長寬比、該第四N型電晶體的長 寬比與該第六N型電晶體的長寬比相同。
7.根據權利要求3所述的運算放大器，其特徵在於，該固定級電路包括一第七P型電晶體，該第七P型電晶體的源極耦接至該高電位，該第七P型電晶體的柵 極耦接至該第一鉗位電壓；一第八P型電晶體，耦接於該第七P型電晶體的漏極與該第四節點之間，該第八P型晶 體管的柵極耦接至該第二節點；一第九P型電晶體，耦接於該第七P型電晶體的漏極與該第五節點之間，該第九P型晶 體管的柵極耦接至該第三節點；以及一第七N型電晶體，耦接於該第八P型電晶體的漏極與一地電位之間，該第七N型晶體 管的柵極與漏極互相連接；以及一第八N型電晶體，耦接於該第九N型電晶體的漏極與該地電位之間，該第八N型晶體 管的柵極與漏極互相連接。
8.根據權利要求1所述的運算放大器，其特徵在於，該輸出級電路包括一第十P型電晶體，該第十P型電晶體的源極耦接至一高電位，該第十P型電晶體的柵 極與漏極互相連接；一第十一 P型電晶體，該第十一 P型電晶體的源極耦接至該高電位，該第十一 P型晶體 管的柵極耦接至該第十P型電晶體的柵極；一第九N型電晶體，耦接於該第十P型電晶體的漏極與一地電位之間，該第九N型晶體 管的柵極耦接至該第四節點；以及一第十N型電晶體，耦接於該第十一P型電晶體的漏極與 該地電位之間，該第十N型電晶體的柵極耦接至該第五節點，該第十N型電晶體的漏極耦接 至該輸出端。
9.根據權利要求3所述的運算放大器，其特徵在於，其中該補償電路包括 一電容，耦接於該第二節點與該輸出端之間；以及一電阻，耦接於該電容與該輸出端之間； 其中該偏壓電路包括一第十二 P型電晶體，該第十二 P型電晶體的源極耦接至該高電位，該第十二 P型晶體 管的柵極與漏極互相連接；一第十三P型電晶體，該第十三P型電晶體的源極耦接至該高電位，該第十三P型晶體 管的柵極耦接至該第十二 P型電晶體的柵極；一第十一 N型電晶體，該第十一 N型電晶體的源極耦接至一地電位，該第十一 N型晶體 管的漏極與柵極耦接至一偏壓電壓；一第十二 N型電晶體，耦接於該第十二 P型電晶體的漏極與該地電位之間；以及 一第十三N型電晶體，該第十三N型電晶體的源極耦接至該地電位，該第十三N型晶體 管的漏極與柵極互相連接；其中該第十二 P型電晶體的漏極電壓為該第一鉗位電壓，而該第十三N型電晶體的漏 極電壓為該第二鉗位電壓。
10.一種降低運算放大器的偏移電壓的方法，其特徵在於，包括下列步驟一輸入級電路的一正差動輸入端與一負差動輸入端分別接收一正差動輸入電壓與一 負差動輸入電壓；該輸入級電路分別放大該正差動輸入電壓與該負差動輸入電壓，而於一第一節點與一 第二節點處分別輸出一第一正差動輸出電壓與一第一負差動輸出電壓；依據該正差動輸入電壓與該負差動輸入電壓，一反饋電路於一第三節點處產生等於該 第一正差動輸出電壓的一參考正差動輸出電壓；通過一固定級電路，均等地放大該參考正差動輸出電壓與該第一負差動輸出電壓，而 於一第四節點與一第五節點處，分別產生一第二負差動輸出電壓與一第二正差動輸出電 壓；以及依據該第二正差動輸出電壓與該第二負差動輸出電壓的差額，通過一輸出級電路，於 一輸出端產生一輸出電壓；其中該固定級電路具有一對稱電路結構，使該第二節點與該第三節點具有相同的電壓 電平。
11.根據權利要求10所述的降低運算放大器的偏移電壓的方法，其特徵在於，該反饋 電路的元件對應於該輸入級電路的部分元件，且該反饋電路的元件的長寬比與該輸入級電 路的對應元件的長寬比成一比例關係。
12.根據權利要求10所述的降低運算放大器的偏移電壓的方法，其特徵在於，該方法 還包括通過一偏壓電路提供一高電位、一第一鉗位電壓與一第二鉗位電壓至該輸入級電路、 該反饋電路以及該固定級電路；以及耦接一補償電路於該第二節點與該輸出端之間，以維持該運算放大器的頻率穩定性。
13.根據權利要求12所述的降低運算放大器的偏移電壓的方法，其特徵在於，該輸入 級電路包括一第一 P型電晶體，其源極耦接至該高電位，其柵極耦接至該第一鉗位電壓；一第二 P型電晶體，耦接於該第一 P型電晶體的漏極與該第一節點間，其柵極耦接至該 正差動輸入端；一第三P型電晶體，耦接於該第一 P型電晶體的漏極與該第二節點間，其柵極耦接至該 負差動輸入端；一第一 N型電晶體及一第二 N型電晶體，串聯耦接於該第二 P型電晶體的漏極與一地 電位之間，其中該第一 N型電晶體的漏極耦接至該第二 N型電晶體的柵極，而該第一 N型晶 體管的柵極耦接至該第二鉗位電壓；以及一第三N型電晶體及一第四N型電晶體，串聯耦接於該第三P型電晶體的漏極與該地 電位之間，其中該第三N型電晶體的柵極耦接至該第二鉗位電壓，而該第四N型電晶體的柵 極耦接至該第二 N型電晶體的柵極。
14.根據權利要求13所述的降低運算放大器的偏移電壓的方法，其特徵在於，該反饋 電路包括一第四P型電晶體，其源極耦接至該高電位，其柵極耦接至該第一鉗位電壓； 一第五P型電晶體，耦接於該第四P型電晶體的漏極與該第三節點之間，其柵極耦接至 該正差動輸入端；一第六P型電晶體，耦接於該第四P型電晶體的漏極與該第三節點之間，其柵極耦接至 該負差動輸入端；以及一第五N型電晶體及一第六N型電晶體，串聯耦接於該第三節點與該地電位之間，其中 該第五N型電晶體的漏極耦接至該第六N型電晶體的柵極，且該第五N型電晶體的柵極耦 接至該第二鉗位電壓。
15.根據權利要求14所述的降低運算放大器的偏移電壓的方法，其特徵在於，該第一P 型電晶體的長寬比為該第四P型電晶體的長寬比的兩倍；該第一N型電晶體的長寬比、該第 三N型電晶體的長寬比與該第五N型電晶體的長寬比相同；以及該第二 N型電晶體的長寬 比、該第四N型電晶體的長寬比與該第六N型電晶體的長寬比相同。
16.根據權利要求12所述的降低運算放大器的偏移電壓的方法，其特徵在於，該固定 級電路包括一第七P型電晶體，該第七P型電晶體的源極耦接至該高電位，該第七P型電晶體的柵 極耦接至該第一鉗位電壓；一第八P型電晶體，耦接於該第七P型電晶體的漏極與該第四節點之間，該第八P型晶 體管的柵極耦接至該第二節點；一第九P型電晶體，耦接於該第七P型電晶體的漏極與該第五節點之間，該第九P型晶 體管的柵極耦接至該第三節點；以及一第七N型電晶體，耦接於該第八P型電晶體的漏極與一地電位之間，該第七N型晶體 管的柵極與漏極互相連接；以及一第八N型電晶體，耦接於該第九N型電晶體的漏極與該地電位之間，該第八N型晶體 管的柵極與漏極互相連接。
17.根據權利要求10所述的降低運算放大器的偏移電壓的方法，其特徵在於，該輸出 級電路包括一第十P型電晶體，該第十P型電晶體的源極耦接至一高電位，該第十P型電晶體的柵 極與漏極互相連接；一第十一 P型電晶體，該第十一 P型電晶體的源極耦接至該高電位，該第十一 P型晶體 管的柵極耦接至該第十P型電晶體的柵極；一第九N型電晶體，耦接於該第十P型電晶體的漏極與一地電位之間，該第九N型晶體 管的柵極耦接至該第四節點；以及一第十N型電晶體，耦接於該第十一 P型電晶體的漏極與該地電位之間，該第十N型晶 體管的柵極耦接至該第五節點，該第十N型電晶體的漏極耦接至該輸出端。
18.根據權利要求12所述的降低運算放大器的偏移電壓的方法，其特徵在於，其中該 補償電路包括一電容，耦接於該第二節點與該輸出端之間；以及 一電阻，耦接於該電容與該輸出端之間； 其中該偏壓電路包括一第十二 P型電晶體，該第十二 P型電晶體的源極耦接至該高電位，該第十二P型電晶體的柵極與漏極互相連接；一第十三P型電晶體，該第十三P型電晶體的源極耦接至該高電位，該第十三P型電晶體的柵極耦接至該第十二 P型電晶體的柵極；一第十一 N型電晶體，該第十一 N型電晶體的源極耦接至一地電位，該第十一N型電晶體的漏極與柵極耦接至一偏壓電壓；一第十二 N型電晶體，耦接於該第十二 P型電晶體的漏極與該地電位之間；以及一第十三N型電晶體，該第十三N型電晶體的源極耦接至該地電位，該第十三N型晶體 管的漏極與柵極互相連接；其中該第十二 P型電晶體的漏極電壓為該第一鉗位電壓，而該第十三N型電晶體的漏極電壓為該第二鉗位電壓。
全文摘要
一種運算放大器及降低運算放大器的偏移電壓的方法，該運算放大器包括一輸入級電路、一反饋電路、一固定級電路以及一輸出級電路。該輸入級電路放大所接收的一正差動輸入電壓與一負差動輸入電壓而分別產生一第一正差動輸出電壓與一第一負差動輸出電壓。該反饋電路依據該正差動輸入電壓與該負差動輸入電壓產生等於該第一正差動輸出電壓的一參考正差動輸出電壓。該固定級電路具有一對稱結構，且均等地放大該參考正差動輸出電壓與該第一負差動輸出電壓而分別產生一第二負差動輸出電壓與一第二正差動輸出電壓。該輸出級電路依據該第二正差動輸出電壓與該第二負差動輸出電壓的差額輸出一輸出電壓。本發明可同時提供高增益並降低偏移電壓。
文檔編號G05F3/24GK101800519SQ20091000692
公開日2010年8月11日 申請日期2009年2月9日 優先權日2009年2月9日
發明者洪贊富 申請人:普誠科技股份有限公司