半導體器件中的應變控制的製作方法

2023-06-09 09:10:41

專利名稱：半導體器件中的應變控制的製作方法
技術領域：
本發明涉及半導體器件中的應變控制。其特別地涉及具有量子阱有源層的半導體器件、特別是QWFET (量子阱場效應電晶體)中的應變控制。其涉及P型和η型器件兩者。
背景技術：
為了產生對邏輯電路的改進，期望的是產生在較高頻率和較低功率下工作的器件結構，特別是場效應電晶體(FET)。用於數字電路設計的標準架構是CMOS。為了實現CMOS 電路，要求n-FET (以電子為載流子)和p-FET (以空穴為載流子)兩者。常規CMOS設計在很大程度上是基於Si半導體技術。對於η-FET而言，已經使用 ^iSb作為半導體實現了非常高的操作頻率和低操作功率。在此系統中，在諸如GaAs的適當基底上生長一層AlJrvxSb,並在其上面生長MSb的薄器件層。在該器件層上生長將提供電子的被小AlJrvxSb隔離層與其分離的施主層。器件層被適當地的層(再次地AlxIrvxSb) 覆蓋，以將載流子約束在器件層區域中，該器件層區域形成量子阱。對於具有Al JrvxSb的組成的區域而言，χ的值對於不同的區域可以不同。在MSb與AlJrvxSb之間存在晶格失配，這可能導致量子阱中的應變，該應變導致增加的載流子遷移率。InSb具有非常高的電子遷移率，並且已經實現了極好的結果。應變hSb量子阱結構具有良好的空穴遷移率，並且還已經實現了具有明顯高於常規Si或其它III-V半導體系統的跨導和截止頻率的P-FET。應變量子阱系統中的量子阱層的有用厚度受到限制，因為晶格失配最終將導致兩個層之間的邊界處的錯配位錯的產生從而緩解了應變。對於給定晶格失配而言，能夠根據在Journal of Crystal Growth Vol. 29 (1975)pp. 273 觀0中闡述的Matthews和Blakeslee的模型來預測發生此位錯效應的厚度。對於在AUna65Sb的緩衝層上形成的hSb量子阱而言，預測此臨界厚度為7nm。 然而，已經發現實際上一旦量子阱的厚度超過明顯更低的值——對於在Ala35Ina65Sb的緩衝層上形成的hSb阱而言5nm，則空穴遷移率降低。對於非常薄的量子阱而言，遷移率也降低，因為僅存在有限數目的可用量子態，這具有增加有效載流子質量的效果。因此將期望 InSb量子阱及其它量子阱結構的有效厚度增加至理論錯配位錯極限，並且如果可能的話超過此極限。

發明內容
因此，在第一方面，本發明提供了一種半導體器件，包括有源層，其包括量子阱結構；應變控制緩衝層，其在有源層下面且鄰近於有源層；主緩衝層，其在應變控制緩衝層下面且鄰近於應變控制緩衝層；以及基底，其在主緩衝層下面；其中，所述應變控制緩衝層被形成為使得鄰近於有源層的應變控制緩衝層的表面處的應變相對於鄰近於應變控制有源層的主緩衝層中的應變而言被減小；以及其中，所述緩衝層形成用於有源層中的載流子的約束層。此結構是非常有利的，因為其使得能夠在緩衝層上生長有源層，該緩衝層——在鄰近於有源層的情況下——是基本上沒有應變的。優選地，應變控制緩衝層中的應變小於 0. 1%，甚至小於0. 05%。這允許有源層的厚度大於5nm。使用這種方法，可以使得應變控制緩衝層的表面處的應變在符號上與鄰近於應變控制有源層的主緩衝層中的應變相反。這能夠允許以比Matthews & Blakeslee模型所預測的更大的厚度構造有源層。通過結合主緩衝層來使用應變控制緩衝層，能夠控制由於基底與緩衝層之間的熱膨脹失配而引入的應變。在一個布置中，有源層包括III-V半導體且緩衝層包括具有較大能帶隙的三元III-V材料。在具體描述的這種布置中，III-V半導體是^iSb且三元III-V材料包括 AlJrvxSb,其中，在應變控制緩衝層與主緩衝層之間，χ改變。在這種情況下，應變控制緩衝層中的χ大於主緩衝層中的χ。優選地，χ在應變控制緩衝層內仍基本上是恆定的(換言之， 應變控制緩衝層優選地不在組分上漸變)。適合於在本發明中使用的其它可能的III-V半導體材料是feiSb、hfeiSb和 AIGaSb。應變控制緩衝層足夠薄而使應變不能被凍結到其中，有利地，此層小於1 μ m厚， 在優選實施例中甚至小於0. 6 μ m厚。可以有利地在GaAs或Si基底上生長此類器件。有利地，該器件還可以包括在有源層之上的上約束層。在上述系統中，其還可以主要是AlJrvJb的。在器件中可以存在其它層，並且其可以存在於緩衝層與有源器件之間。可以形成摻雜劑片以提供用於有源層的載流子。其通常將僅僅被窄的隔離層與有源層分離，該窄隔離層可以例如是一薄層的AlJrvxSb。可以在緩衝層與有源層之間或在有源層與上約束層之間形成此類摻雜劑片。半導體器件可以是用於場效應電晶體的前體結構，所述結構包括如本文所述的基底和外延生長的緩衝和有源層。可選地，前體結構可以包括臨時或永久蓋層，適當的覆蓋材料對於技術人員來說是眾所周知的。半導體器件還可以包括源極、漏極和柵極以形成FET， 有源層為該FET提供導電溝道。可以使用上述材料系統這樣形成n-FET和ρ-FET兩者。在另一方面，本發明提供了一種形成半導體器件的方法，包括在基底上外延地生長主緩衝層；在主緩衝層之上外延地生長應變控制緩衝層；在應變控制緩衝層上外延地生長包括量子阱結構的有源層；以及將半導體器件從用於緩衝層的生長溫度冷卻至工作溫度，由此，相對於鄰近於應變控制有源層的主緩衝層中的應變而言減小了鄰近於有源層的應變控制緩衝層的表面處的應變；以及其中，所述緩衝層形成用於有源層中的載流子的約束層。有利地，所述應變控制緩衝層和主緩衝層包括具有不同組分的相同三元化合物。 在一個此類布置中，應變控制緩衝層和主緩衝層包括具有用於X的不同值的Al JrvxSb,並且有源層包括MSb量子阱結構。在另一方面，本發明提供了一種半導體器件，包括有源層，其包括量子阱結構； 以及緩衝層，其在所述有源層下面；其中，所述有源層由於有源層與緩衝層之間的晶格失配而發生應變，並且其中，鄰近於有源層的緩衝層被適配，從而不使有源層中的應變增加超過由晶格失配引起的應變。鄰近於有源層的緩衝層可以是基本上無應變的，或者其可以在與由晶格失配引起的有源層中的應變相反的方向發生應變，由此，減少了有源層中的總體應變。本發明的一個方面中的任何特徵可以以任何適當組合的方式應用於本發明的任何其它方面。特別地，器件方面可以應用於方法方面，反之亦然。參考附圖，本發明延伸至基本上如本文所述的器件和方法。


現在將通過參考附圖以示例的方式來描述本發明的特定實施例，在附圖中 圖1舉例說明用於Ala3Ina7Sb緩衝層的應變隨層厚度的變化；
圖2舉例說明用於在GaAs基底上生長的AlhSb緩衝層的應變隨Al分數的變化； 圖3舉例說明用於在3 μ m厚的Ala35Ina65Sb緩衝層上生長的hSb量子阱結構的空穴遷移率針對量子阱厚度的變化；
圖4示出根據本發明的第一實施例的半導體器件； 圖5示出集成到p-FET中的圖4的半導體器件；
圖6舉例說明與圖2的緩衝層相比較的圖4所示類型的示例性半導體器件中的應變； 圖7舉例說明與圖3的緩衝層相比較的圖4所示類型的示例性半導體器件中的空穴遷移率；
圖8舉例說明與圖2的緩衝層相比較的在Si基底上生長的3 μ m厚Ala35La65Sb緩衝層中的應變；以及
圖9示出根據本發明的第二實施例的半導體器件。
具體實施例方式為了示出本發明的實施例的益處，現在將討論常規緩衝層的性質。具有量子阱有源層的常規半導體器件包含以下主要元件。有源層包括一層適當的半導體，諸如^一！^。此層具有幾nm的厚度，並且在適當材料的緩衝層上生長。此緩衝層通常是被選擇為具有提供良好約束的能帶隙的半導體——此性質及其它系統性質的組合實現了有源層中的優良的載流子遷移率。用於MSb有源層的緩衝層的特別適當的選擇是 AlxIrvxSb,其中，可以改變Al分數(χ的值)以根據期望實現不同的性質。類似的AlxIrvxSb 通常將被放置在有源層之上作為上約束層。用適當的外延生長技術在AlJrvxSb緩衝層上形成MSb層，並且AlJrvxSb層本身是在適當的基底——對於此材料系統而言最正常地是 GaAs或Si——上外延地生長的。分子束外延(MBE)和金屬有機化學汽相沉積(MOCVD)是特別適當的外延生長技術，但是可以使用任何適當的生長技術(其它示例是MOVPE、ALD和 MECVD)。如下文進一步討論的，緩衝層結構本身可以包含其它層(諸如摻雜劑片)。在MSb與AlJrvxSb之間存在顯著的晶格失配——兩者都採用閃鋅礦晶體結構， 但是三元化合物的晶胞較小，導致對於X = 0. 35的值而言約m的有源層上的壓縮應變。這對此系統中的MSb量子阱的優良電氣性質有所貢獻一其導致MSb與AlJrvxSb之間的價帶和導帶偏移，這得到非常好的約束及優良的空穴和電子遷移率。然而，此失配限制了能夠實現的有源層的厚度，如上所述，將發生錯配位錯的有源層形成的臨界厚度以緩解錯配應變，並且空穴遷移率將因此而大大地降低。使用Matthews和Blakeslee的模型(如上所述)，預測此臨界厚度對於Ala35Ina65Sb上的hSb的有源層而言是7nm。實際上，本發明發現存在要考慮的另一應變分量。在緩衝層本身中也可能存在應變。雖然GaAs也採用閃鋅礦晶體結構，但在GaAs基底與AlJrvxSb緩衝層之間再次存在顯著的晶格失配。圖1示出對於χ = 0. 3的此類緩衝層中的應變隨厚度的實驗確定。GaAs與 AlJrvxSb之間的顯著晶格失配導致高密度的錯配位錯和兩者之間的界面的加工硬化。加工硬化是晶體生長中的已知現象，並且指的是由相互釘扎引起的位錯的固定。此釘扎防止了晶體結構的進一步鬆弛。此效果引起緩衝層中的應變，緩衝層僅在1. 5μπι及以上的厚度下完全鬆弛，是臨界厚度值的很多倍。然而，如從圖1可以看到的，甚至在2 μ m及以上的厚度下在緩衝層中仍存在應變。 此應變不隨著厚度而變，並且不是由晶格失配而引起的。此應變是由GaAs和AlJrvxSb的不同熱膨脹導致的。GaAsJr^b和ABb的熱膨脹係數分別是α GaAs = 5. 4X ΙΟ—Γ1、α InSb = 5. 6 X ΙΟΙ—1且α Alsb = 4. 3 X ΙΟ—Γ1，換言之，GaAs和InSb的熱膨脹係數是非常類似的，但是AISb的熱膨脹係數明顯更小，對於AlJrvxSb而言具有相應的結果。AlJrvxSb在GaAs 上的外延生長通常在約350°C的溫度下發生。當結果得到的結構被冷卻至室溫時，兩個材料之間的熱膨脹係數的差導致不隨著緩衝層厚度顯著地改變的應變分量。如圖2中所示，由熱膨脹係數的失配而引起的應變隨著緩衝層中的Al的分數而增力口，與AISb的更大熱膨脹係數一致。圖2示出用於在GaAs基底上生長的3 μ m厚AlJrvxSb 緩衝層的應變隨Al分數的變化。圖2提出GaAs上的^Sb的緩衝層中將存在最小熱膨脹應變，如在給定兩者之間的熱膨脹係數方面的相似性的情況下可以合理地預期的那樣。如圖3所示，InSb量子阱結構中的空穴遷移率對於量子阱結構而言在5nm的臨界厚度以上下降，而不是如Matthews和Blakeslee模型預測的7nm。本發明人假定臨界厚度的減小是由AlJrvxSb緩衝層中的熱膨脹應變而引起的。然而，本發明人還注意到小於Iym的AlJrvJb層由於上文參考圖1所述的加工硬化現象而不能完全鬆弛。因此，如圖4中所示，已經設計了本發明的第一實施例。在本實施例中，緩衝層4包括第一緩衝層41和第二緩衝層42。第二緩衝層42被以適當的外延過程生長到GaAs基底3上，並且第一緩衝層41被以類似方式生長在第二緩衝層42之上。在第一緩衝層41之上生長了 MSb量子阱結構2。第一和第二緩衝層兩者都是由Al JrvxSb形成的，但是其具有不同的Al分數對於第一緩衝層而言χ = 0. 35，並且對於第二緩衝層而曰 χ — 0. 3 ο圖5示出在ρ溝道FET中體現的此基本器件結構。在圖4中識別的元件是全部存在的，但是除這些之外，存在被放置在MSb量子阱結構2之上的上約束層51。此上層主要也是AlJrvxSb的(適當的組分再次可以是AlQ.35I%65Sb，如對於第一緩衝層41而言一樣)， 並且通常達到20nm厚——其需要足夠厚以提供對有源層中的載流子的足夠約束，但是足夠薄以允許柵極有效地控制溝道中的電流。上約束層51包含多個子層。鄰近於hSb量子阱結構2的是隔離層511——適當的隔離層將是3nm厚度的Al。.35In。.65Sb。其將量子阱結構2 與摻雜劑片512分離以提供用於溝道的載流子。對於ρ溝道而言，適當的摻雜劑片可以使用 Be δ摻雜。主上約束層513也是由AlJrvxSb形成的——其在這裡也可以採取AUna65Sb 的組分——並用於約束有源層中的載流子。P-FET的源極52、漏極53和柵極M是由適當的金屬化過程在上約束層51上提供的。可以在適當的位置上對主上約束層513進行摻雜以提供有源層與源極52和漏極53之間的良好電接觸，並且還可以在柵極M的區域中對主上約束層513進行回蝕以允許柵極M對ρ溝道進行更好的有效控制。可以有此結構的替換。例如，可以在應變控制緩衝層中而不是在上約束層中形成摻雜劑片——這仍將允許應變被凍結在應變控制緩衝層中。雖然這裡所述的示例是用於具有P溝道的P-FET，但應注意的是可以針對η-FET或具有η溝道的另一此類器件構造本發明的實施例。廣泛地，可以將相同的結構用於n-FET，但是將採用不同的摻雜劑(例如，使用Te δ摻雜的摻雜劑片將是適當的)。在以下論文中能夠找到MSb應變QWFET的製造和結構的進一步討論。M. Radosavljevic等人在呈現給2008 IEEE國際電子器件會議(IEDB 2008)的論文 "High-Performance 40nm Gate Length InSb p-Channel Compressively Strained Quantum Well Field Effect Transistors for Low-Power (Vcc=O. 5) Logic Applications」中描述了 p_FET的製造和結構。Τ. Ashley等人在呈現給2005年關於化合物半導體製造的會議(CS Mantech)的論文 Ir^b-based Quantum Well Transistors for High Speed, Low Power Applications」中描述了 n_FET的製造和結構。在這些文獻中闡述的關於使用基於MSb系統的應變量子阱有源層的FET的一般原理適合於在本發明的實施例中使用。用於此器件的典型製造過程將如下。在適當的生長溫度(對於AlJrvxSb而言約 3500C )下用諸如MBE或MOCVD的適當外延生長技術在基底3上生長第二或主緩衝層42。可以根據在被技術領域中確立的原理來進行生長溫度的選擇(例如，AlJrvxSb層在具有較高 Al分數的情況下通常將在較高溫度下生長，並且將不會在將損害已生長的層的溫度下生長層)。修改生長組分，並且用相同的過程在第二緩衝層42之上生長第一或應變控制緩衝層 41。然後在恢復至用於生長第一緩衝層41的條件以便生長上約束層51之前將類似的外延生長過程用於^Sb量子阱結構2。然後使用諸如光刻掩膜或電子束光刻的常規光刻過程來在此之上產生金屬化，並因此形成源極52、漏極53和柵極M。此雙層緩衝結構的效果是通過向第一緩衝層中構建相反符號的應變來補償熱膨脹應變。此應變是由於Al0.35In0.65Sb與Al0.3In0.7Sb之間的晶格失配而引入的。由於 Ala35Ina65Sb層是薄的，所以其不能完全鬆弛，並且因此應變被「凍結」。緩衝層仍完全有效地包含量子阱結構中的載流子，但是鄰近於量子阱結構的那部分緩衝層現在是無應變的。 這在圖6中用實驗示出，其中，與圖2中所示的數據相比較地示出了圖4的結構的第一緩衝層41中的應變。如在圖6中可以看到的，結果得到的應變在0. 05%以下，與對於常規 Ala35Ina65Sb緩衝層而言的0. 2%的應變相反。該應變還具有相反的符號，如在這種情況下， 凍結應變超過補償熱膨脹應變——厚度或組分的適當變化能夠進一步減少此應變，或者根據期望使該值更加負。圖7示出從鄰近於有源層的緩衝層去除應變的觀察效果。此圖示出了圖4的雙層緩衝層中的空穴遷移率，其中，與常規緩衝層(如圖3所示)相比，第一緩衝層41基本上為無應變的。可以看到有源層的臨界厚度增加至更接近於由Matthews和Blakeslee模型預測的極限——對於常規緩衝層而言處於6nm的空穴遷移率具有與處於5nm找到的相同的值。 對於常規緩衝層而言，在5nm有源層厚度下達到最大空穴遷移率，在此之後，空穴遷移率由於由熱膨脹應變引起的位錯而下降。此布置是有益的，因為在不損失空穴遷移率的情況下增加有源層厚度提供改善的電氣性質。增加有源層厚度增加量子阱的容量且可以增加載流子的遷移率。載流子的數目和遷移率一起影響器件能夠處理的電流，並且載流子遷移率與器件速度有關。增加量子阱厚度還可以改善器件可靠性，因為具有較厚量子阱的器件將不太可能在操作期間產生缺陷。還可獲得更多益處。如上所述，不僅可以將第一緩衝層中的應變減少至無應變，而且實際上可以通過用於熱膨脹應變的過度補償(例如，通過使用具有更多凍結應變的較窄第一緩衝層)來更進一步地「減少」以產生具有相反應變的第一緩衝層。這允許在不損失遷移率的情況下使有源層生長超過臨界厚度，因為此符號相反的應變將充分地緩解失配應變以防止位錯的形成，直至達到更大的厚度。在存在較低熱膨脹係數基底的情況下，需要向第一緩衝層中凍結較少的應變。圖8 示出與圖2中所示的數據相比較的在Si基底上生長的3μπι的Ala35Ina65Sb的緩衝層中的應變。Si具有2. 6Χ ΙΟ—Ι—1的熱膨脹係數，導致常規緩衝層中的低得多的應變。這意味著使用圖4的緩衝層結構將導致鄰近於有源層中的緩衝層中的相反符號的應變，具有如上所述的量子阱厚度增加至Matthews和Blakeslee極限以上的可能性——這在圖9中舉例說明，圖9示出與圖4相同的結構，但用Si基底93替換了 GaAs基底。可以通過在緩衝層中使用不同的組分層來調整熱膨脹相關應變而實現類似的效果。可以累積地使用這些效果， 允許有顯著地補償與量子阱的界面處的緩衝層中的應變的可能性，和因此的顯著地增加量子阱厚度超過計算的Matthews和Blakeslee極限的可能性。上述實施例涉及在GaAs或Si基底上生長的AUMb緩衝層上的化釙的生長，但是可以開發適合於其它半導體系統的其它實施例。相同的原理可以清楚地應用於使用三元緩衝層的任何III-V半導體系統，結構的適當修改將考慮晶格參數、彈性常數和熱膨脹係數。 例如，這種方法可以應用於使用α -Sn而不是^iSb作為半導體的系統(如在本申請人的英國專利申請GB 0906336. 3和題為「P-Type Semiconductor Devices」的同一日期的共同待決PCT申請中所討論的，其被通過引用結合到本文中至法律允許的程度)。這些原理的應用不限於III-V系統——這些原理還可以至少應用於V-V和II-VI半導體系統。這裡所討論的原理還可以與其它方法一起使用以通過調整應變來改善器件的電氣性質，例如，如在本申請人的英國專利申請GB 0906333. 0和題為「Uniaxial Tensile Strain in Semiconductor Devices」的同一日期的共同待決PCT申請中所討論的，其被通過引用結合到本文中至法律允許的程度。
權利要求
1.一種半導體器件，包括有源層，其包括量子阱結構；應變控制緩衝層，其在有源層下面；主緩衝層，其在應變控制緩衝層下面且與之鄰近；以及基底，其在主緩衝層下面；其中，應變控制緩衝層被形成為使得鄰近於有源層的應變控制緩衝層的表面處的應變相對於鄰近於應變控制有源層的主緩衝層中的應變而言被減少；以及其中，緩衝層形成用於有源層中的載流子的約束層。
2.如權利要求1所述的半導體器件，其中，有源層的厚度大於5nm。
3.如權利要求1或權利要求2所述的半導體器件，其中，應變控制緩衝層中的應變小於 0. 1%。
4.如權利要求3所述的半導體器件，其中，應變控制緩衝層中的應變小於0.05%。
5.如權利要求1或權利要求2所述的半導體器件，其中，應變控制緩衝層的表面處的應變在符號上與鄰近於應變控制有源層的主緩衝層中的應變相反；以及其中，有源層中的總體應變從而被減少。
6.如任一前述權利要求所述的半導體器件，其中，有源層包括III-V半導體且緩衝層包括三元III-V絕緣體材料。
7.如權利要求6所述的半導體器件，其中，III-V半導體是hSb且三元III-V絕緣體材料包括AlJrvxSb,其中，在應變控制緩衝層與主緩衝層之間χ改變。
8.如權利要求7所述的半導體器件，其中，所述應變控制緩衝層中的χ大於主緩衝層中的X。
9.如任一前述權利要求所述的半導體器件，其中，所述應變控制緩衝層小於Iym厚。
10.如任一前述權利要求所述的半導體器件，其中，所述應變控制緩衝層小於0.6μπι厚。
11.如任一前述權利要求所述的半導體器件，所述基底包括GaAs。
12.如權利要求1至10中的任一項所述的半導體器件，其中，所述基底包括Si。
13.如權利要求1至11中的任一項所述的半導體器件，其中，所述半導體器件包括在有源層之上的上約束層。
14.如任一前述權利要求所述的半導體器件，其中，所述半導體器件還包括摻雜劑片以提供用於有源層的載流子。
15.如權利要求14所述的半導體器件，其中，在所述應變控制緩衝層與所述有源層之間提供所述摻雜劑片。
16.如任一前述權利要求所述的半導體器件，並且還包括源極、漏極和柵極以形成 FET，有源層為該FET提供導電溝道。
17.一種形成半導體器件的方法，包括在基底上方外延地生長主緩衝層；在主緩衝層上方外延地生長應變控制緩衝層；以及在應變控制緩衝層上方外延地生長包括量子阱結構的有源層；以及將半導體器件從用於緩衝層的生長溫度冷卻至工作溫度，由此，鄰近於有源層的應變控制緩衝層的表面處的應變相對於鄰近於應變控制有源層的主緩衝層中的應變而言被減少；以及其中，緩衝層形成用於有源層中的載流子的約束層。
18.如權利要求17所述的方法，其中，所述主控制層和所述緩衝控制層包括具有不同組分的相同三元化合物。
19.如權利要求18所述的方法，其中，所述主控制層和所述緩衝控制層包括具有用於χ 的不同值的AlJrvxSb,並且其中，所述有源層包括MSb量子阱結構。
20.一種半導體器件，包括 有源層，其包括量子阱結構；以及緩衝層，其在有源層下面；其中，所述有源層由於有源層與緩衝層之間的晶格失配而發生應變，並且其中，鄰近於有源層的緩衝層被適配，從而不使有源層中的應變增加超過由晶格失配引起的應變。
21.如權利要求20所述的半導體器件，其中，鄰近於有源層的緩衝層基本上是無應變的。
22.如權利要求20所述的半導體器件，其中，鄰近於有源層的緩衝層在與由晶格失配引起的有源層中的應變相反的方向發生應變，由此，減少了有源層中的總體應變。
23.基本上如上文參考附圖所述的任何器件或方法。
24.上文參考附圖所述的任何新型特徵或特徵的組合。
全文摘要
一種半導體器件包括以下元件包括量子阱結構的有源層(1)和在有源層下面的適合於形成用於有源層中的載流子的約束層的緩衝層(4)。緩衝層(4)被適配為不增加有源層(1)中的總體應變。有源層(1)已經由於有源層與緩衝層(4)之間的晶格失配而發生應變。可以通過使用應變控制緩衝層(41)並通過用於緩衝層和在其上面生長緩衝層的基底(3)的材料和組分的適當選擇來控制緩衝層(4)中的應變。
文檔編號H01L29/205GK102460704SQ201080026471
公開日2012年5月16日 申請日期2010年4月12日 優先權日2009年4月14日
發明者J. 瓦利斯 D. 申請人:秦內蒂克有限公司