基於單片塊ram的並行寫入多fifo實現方法
2023-06-05 17:17:26 1
專利名稱：基於單片塊ram的並行寫入多fifo實現方法
技術領域：
本發明屬於信息技術應用領域。具體是涉及一種採用單片塊RAM實現多個要求並行寫入和隨機順序讀出的FIFO的實現方法，為低成本FPGA的應用提供一種解決方案。
背景技術：
隨著大規模可編程技術的發展，FPGA的應用在電子設計中應用越來越廣泛。FPGA 主要由輸入輸出控制塊、可編程邏輯塊、可編程連線、嵌入式存儲塊(塊RAM)等部分組成， 其中塊RAM是非常寶貴的片上資源，應用靈活、功能強大，可定製實現RAM、ROM、CAM、DPRAM、 FIFO等各種存儲結構。其中，FIFO應用尤其廣泛，在數據緩存、異步時鐘域數據傳輸幾乎不可或缺。對於低端FPGA晶片，塊RAM的數量非常有限，若採用ip核嚮導來定製FIFO，每個塊RAM只能實現一個FIFO。單片塊RAM的容量一般比較大，如altera的為9Kbit，xilinx 的達18Kbit，在一般設計現實中，作為數據緩存的FIFO往往不需要這麼大的容量，而一個塊RAM例化一個FIFO後，剩餘的存儲空間不能再用於別的用途，白白浪費掉了，導致資源利用率低。特別是在FIFO數量需求較多、且每個FIFO的深度要求較小、但要求各FIFO能夠在一定程度上並行寫入時，FPGA設計經常出現總體存儲容量充足，但存儲器個數嚴重不足的問題。
發明內容
本發明的目的是提供了一種在一片塊RAM中實現多個可並行寫入和隨機順序讀出的FIFO的方法，可充分利用現有的存儲容量，大大提高存儲器的利用率，顯著降低產品成本，提升市場競爭力。本發明所要解決的技術問題在於用單片塊RAM設計多個可並行寫入和隨機順序讀出的FIFO。本發明採用以下技術方案解決上述技術問題基於單片塊RAM的並行寫入多FIFO實現方法，該方法包括5個步驟(1)將塊RAM例化成DPRAM用於存儲各通道FIFO數據，每通道FIFO在DPRAM中都有對應的存儲空間，各存儲空間互不重疊；(2)寫入控制邏輯能接受各通道FIFO並行數據寫入要求，並將數據寫入相應的相應輸入緩衝區；(3)寫入控制邏輯在輸入緩衝區接到數據後，產生內部寫命令，將各FIFO數據從輸入緩衝區取出，依次寫入各FIFO在DPRAM對應的存儲空間；(4)在接到外部讀出請求時，讀出控制邏輯將根據要求，將數據從DPRAM對應的存儲空間讀出，並送往FIFO數據輸出埠 ；(5)標記設置邏輯用於設置各通道FIFO的空(full)、滿(empty)、可編程空 (prog_empty)和可編程滿(prog_full)標誌，以滿足並行寫入和隨機順序讀出的訪問需求。所述步驟(1)中，通過調用FPGA開發平臺的IP核例化工具將塊RAM用例化成DPRAM ；根據FIFO的通道數目在DPRAM中設置儲存區，每通道FIFO在DPRAM中都有對應的存儲空間，各存儲空間互不重疊；DPRAM的高位地址用於選擇各FIFO的存儲空間，DPRAM的低位地址用於存儲空間內部訪問。所述步驟O)中，輸入緩衝區與寫入控制邏輯接收到FIFO並行數據寫入請求信號Wr_en後1)檢測到full信號為0且ready信號為1時，內部寫控制將latch信號置1，將外部數據寫入各通道FIFO相應輸入緩衝區，輸入緩衝區深度可根據並行要求設置；2)將表示接收數據準備就緒標記ready置為0，在緩衝區數據寫入DPRAM之前不再接收新的數據。所述步驟(3)中，輸入緩衝區寫入控制邏輯在輸入緩衝區接到數據後，控制控制邏輯產生內部寫 DPRAM命令wr_en_inter，將各通道FIFO數據從相應輸入緩衝區取出，依次寫入各通道FIFO 在DPRAM對應的存儲空間1)內部寫控制將通道編號ch_c0de_w設為0，確定是選擇將通道0的FIFO的數據從緩衝區寫入DPRAM ；2)根據當前通道號ch_c0de_w，地址選擇器選擇的當前地址指針write_p為 write_p_0 ；3)根據當前通道號ch_c0de_w，數據選擇器選擇通道0的數據緩衝輸出作為DPRAM 寫入端數據輸入； 4) ch_code_w與write_p_0組合，得到存儲器的寫入端訪問地址wr_addr，其中ch_ code_w 為 wr_addr 高位，write_p_0 為低位；5)若full_0為0，則寫入數據；6)寫入數據後，write_p加1 ；7)以同樣的步驟1)-步驟6)將其餘各通道的FIFO的數據從緩衝區寫入DPRAM8)接收數據準備就緒ready信號置為1。所述步驟(4)中，讀出控制邏輯主要由讀出通道編碼，讀出端地址指針選擇，DPRAM讀出端地址合成和讀出端各通道地址生成組成，在接到外部任意通道的FIFO讀出請求時，讀出控制邏輯將根據要求，將數據從該通道FIFO對應的DPRAM存儲空間讀出，並送往FIFO數據輸出埠 ；在接到0通道FIFO的讀請求信號rd_en_0後1)對rd_en_0進行編碼，作為當前通道編碼即ch_c0de_r置為0，確定對通道0的 FIFO進行操作；2)根據當前通道編碼ch_c0de_r，地址選擇器選擇的當前通道FIFO地址指針 read_p 為 read_p_0 ； 3)由ch_c0de_r與read_p組合，得到存儲器的寫入端訪問地址rd_addr，其中ch_ code_r 為 rd_addr 1 ^立，read_p ^1 ^ ；4)若empty_0為0，則讀出數據；5) read_p_0 力口 1 ；其餘各通道按步驟1)-步驟幻讀出。
所述步驟(5)中，標記設置邏輯用於設置各通道FIFO的空、滿、可編程空和可編程滿標誌，以滿足並行寫入和隨機順序讀出的訪問需求，標記設置方法如下各標記信號設置如下1. full 寫入端標記，full為0表示所有各通道都非滿，只要任意通道為滿，full 置1 ；2.其餘為各通道相關標誌信號；1) empty_0 寫入地址指針write_p_0與讀出地址read_p_0相等，或寫入地址指針 write_p_0比讀出地址指針read_p_0多1而正在讀出時，設置empty_0為1，否則設置為0 ；2) full_0 當FIFO寫入地址指針write_p_0與讀出地址指針read_p_0隻有最高位不相同，或讀出地址指針read_p_0比寫入指針write_p_0地址多1而正在寫入時，設置 full_0為1，否則設置為0 ；3)prOg_full_0 當存入字數大於或等於預先設置的個數時，設置為1，否則設置為0;4)prog_empty_0 當FIFO中空間大於或等於預先設置的字數時，設置為1，否則設置為0;5)其餘各通道標記位設置方法按步驟1)-步驟4)設置。本發明的優點在於提出了一種在一片塊RAM中實現多個可並行寫入和隨機順序讀出的FIFO的方法，可充分利用現有的存儲容量，大大提高存儲器的利用率，顯著降低產品成本，提升市場競爭力，對於FPGA設計開發有著重要意義。在低成本的FPGA應用項目中， 由於FPGA中的塊RAM數量有限，本發明可在塊RAM數量不足但總體容量充足的情況，用單片塊RAM實現多個要求並行寫入和隨機順序讀出的FIFO，可以更充分利用系統資源，降低對晶片要求，從而可以降低產品成本。
圖1是本發明的系統框圖。圖2是本發明的FIFO存儲空間分配框圖。圖3是本發明的寫入控制邏輯框圖。圖4是本發明的讀出控制邏輯框圖。圖5是本發明的標記設置邏輯框圖。
具體實施例方式下面參照附圖結合實施例對本發明作進一步的描述。本發明提出一種採用單片塊RAM實現多個要求並行寫入和隨機順序讀出的FIFO 的實現方法。在該方法中，首先利用FPGA開發平臺的IP核例化工具將塊RAM例化成DPRAM 用於存儲各通道FIFO數據；寫入控制邏輯能接受並行的各通道FIFO數據寫入要求，寫入控制邏輯在接到外部寫信號後，將數據存入各通道FIFO相應的緩衝區，然後產生內部寫命令，依次將各緩衝區的數據寫入DPRAM對應的存儲空間；在接到外部讀出請求時，讀出控制邏輯將根據要求，將數據從DPRAM對應的存儲空間讀出，並送往FIFO數據輸出埠 ；標記設置邏輯用於設置各通道FIFO的空、滿、可編程空和可編程滿標誌，以滿足並行寫入和隨機順序讀出的訪問需求。圖1是本發明的系統框圖，其中詳細展示了基於單片塊RAM的並行寫入多FIFO實現方法的四個部分。第一個部分進行的是存儲空間分配，將塊RAM例化成DPRAM用於存儲各通道FIFO 數據，每通道FIFO在DPRAM中都有對應的存儲空間且互不重疊；第二部分是寫入控制邏輯， 寫入控制邏輯能接受並行的各通道FIFO數據寫入要求，寫入控制邏輯在接到外部寫信號後，將數據存入各通道FIFO相應的緩衝區，然後產生內部寫命令，依次將各緩衝區的數據寫入DPRAM對應的存儲空間；第三部分是讀出控制邏輯，在接到外部讀出請求時，讀出控制邏輯根據要求選擇通道，將數據從DPRAM對應的存儲空間讀出，並送往FIFO數據輸出埠 ； 第四部分是標記設置邏輯，用於設置各通道FIFO的空、滿、可編程空和可編程滿標誌，以滿足並行寫入和隨機順序讀出的訪問需求。圖2是本發明的FIFO存儲空間分配框圖，即將塊RAM例化成DPRAM用於存儲各通道FIFO數據，每通道FIFO在DPRAM中都有對應的存儲空間，如在圖2中所示的FIF00空間、 FIF01空間、FIF02空間，……，各存儲空間互不重疊。其中wr_addr和din為DPRAM的寫入端信號，rd_addr和dout為DPRAM的讀出端信號。本發明通過調用FPGA開發平臺的IP核例化工具將塊RAM用例化成DPRAM(例如用ip核生成工具，選項中指定使用Block RAM(塊RAM)，DPRAM的兩個埠一端用於寫入， 另一端用於讀出)；根據FIFO的通道數目在DPRAM中設置儲存區，每通道FIFO在DPRAM中都有對應的存儲空間，各存儲空間互不重疊；DPRAM的高位地址(即通道號，其中寫入端為 Ch_COde_W，讀出端為ch_c0de_r)用於選擇各FIFO的存儲空間，低位地址(即相應讀寫地址指針)用於存儲空間內部訪問。圖3是本發明的輸入緩衝和寫入控制邏輯框圖。主要由各通道地址指針生成、內部寫控制、DPRAM寫入端地址合成、DPRAM寫入端數據選擇，寫入數據緩衝等部分組成。輸入緩衝和寫入控制邏輯能接受各通道FIFO並行數據寫入要求，並將數據寫入各通道FIFO相應輸入緩衝區；檢測到輸入緩衝區接到數據後，寫入控制邏輯產生內部寫命令，將各通道FIFO數據從輸入緩衝區依次取出，並寫入各通道FIFO在DPRAM對應的存儲空間。信號說明ready 表示各通道FIFO的數據已經全部存入DPRAM，可以接收新的數據；full 表示所有各通道寫入端狀態，0表示所有FIFO都非滿，可以並行寫入；write_p_n 通道η的地址指針，最高位為循環寫入的輪次計數用，在設置標記位時，需要最高位，當地址使用時，不需最高位；ch_code_w 當前 FIFO 通道號；write_p 當前FIFO寫入端地址指針，根據通道編碼從write_p_n中選擇一個，但不需最高位；wr_addr DPRAM 寫入端地址；wr_en 並行寫入信號，外部輸入；latch 鎖存信號，將外部輸入數據存入緩衝區；
wr_en_n 通道η的FIFO的寫信號，用於控制η通道寫地址指針增量；din_n 通道η的FIFO外部數據輸入；wr_en_inter =DPRAM寫入端寫使能信號；wr_addr =DPRAM 寫入端地址；din =DPRAM寫入端數據輸入；數據的並行寫入分成兩個步驟，第一步數據先存入數據緩衝區；第二步將數據從緩衝區讀出，寫入到DPRAM ；具體實現如下1.寫入控制邏輯接收各通道FIFO並行數據寫入信號Wr_en後1)檢測到full信號為0且ready信號為1時，內部寫控制將latch信號置1，將外部數據寫入各通道FIFO相應輸入緩衝區，緩衝區深度可根據並行要求設置；2)將表示接收數據準備就緒標記ready置為0，在緩衝區數據寫入DPRAM之前不再接收新的數據。2.(詳見本發明圖幻輸入緩衝區接到數據後，控制控制邏輯產生內部寫DPRAM 命令wr_en_inter，將各通道FIFO數據從相應輸入緩衝區取出，依次寫入各通道FIFO在 DPRAM對應的存儲空間。輸入緩衝區接到數據後，寫入DPRAM過程具體實現如下1)內部寫控制將通道編號ch_c0de_w設為0，確定是選擇將通道0的FIFO的數據從緩衝區寫入DPRAM ；2)根據當前通道號ch_c0de_w，地址選擇器選擇的當前地址指針write_p為 write_p_0 ；3)根據當前通道號ch_c0de_w，數據選擇器選擇通道0的數據緩衝輸出作為DPRAM 寫入端數據輸入； 4) ch_code_w與write_p_0組合，得到存儲器的寫入端訪問地址wr_addr，其中ch_ code_w 為 wr_addr 高位，write_p_0 為低位；5)若full_0為0，則寫入數據；6)寫入數據後，fifoO寫地址模塊將write_p_0加1 ；7)以同樣的步驟將其餘各通道的FIFO的數據從緩衝區寫入DPRAM8)接收數據準備就緒ready信號置為1 ；圖4是本發明的讀出控制邏輯框圖。讀出控制邏輯主要由讀出通道編碼，讀出端地址指針選擇，DPRAM讀出端地址合成，讀出端各通道地址生成等部分組成。主要任務是在接到外部任意通道的FIFO讀出請求時，讀出控制邏輯將根據要求，將數據從該通道FIFO對應的DPRAM存儲空間讀出，並送往FIFO數據輸出埠 ；信號說明ch_code_r 讀出端當前通道FIFO編碼序號；read_p 讀出端當前通道FIFO地址指針；read_p_n 讀出端第η個通道FIFO地址指針，在設置標記位時，需要最高位，當地址使用時，不需最高位；rd_en_n 第η個通道FIFO的讀請求信號，外部輸入；dout_n 第η個通道FIFO的數據輸出；rd_addr =DPRAM存儲器的讀出端地址；
以通道0的FIFO為例，讀出控制邏輯工作過程如下在接到0通道FIFO的讀請求信號rd_en_0後1)對rd_en_0進行編碼，作為當前通道編碼即ch_c0de_r置為0，確定對通道0的 FIFO進行操作；2)根據當前通道編碼ch_c0de_r，地址選擇器選擇的當前通道FIFO地址指針 read_p 為 read_p_0 ；3)由ch_code_r與read_p組合，得到存儲器的寫入端訪問地址rd_addr，其中ch_ code_r 為 rd_addr 1 ^立，read_p ^1 ^ ；4)若empty_0為0，則讀出數據；5) fifoO讀地址加模塊將read_p_0加1 ；其餘各通道讀出步驟相同。圖5是本發明的標記設置邏輯框圖。標記設置邏輯利用fifo滿空信號產生模塊來設置各通道FIFO的空、滿、可編程空和可編程滿標誌，以滿足並行寫入和隨機順序讀出的訪問需求，標記設置方法如下信號說明full 寫入端端標記，full為0表示所有各通道都非滿；empty_n 第η個通道空信號；prog_mepty_n 第η個通道可編程空信號；full_n 第η個通道滿信號；prog_full_n 第η個通道可編程滿信號；各標記信號設置如下1. full 寫入端標記，full為0表示所有各通道都非滿，只要任意通道為滿，full 置1 ；2.其餘為各通道相關標誌信號，以0通道FIFO標記設置為例1) empty_0 寫入地址指針write_p_0與讀出地址read_p_0相等，或寫入地址指針 write_p_0比讀出地址指針read_p_0多1而正在讀出時，設置empty_0為1，否則設置為0 ；2)full_0 當FIFO寫入地址指針write_p_0與讀出地址指針read_p_0隻有最高位不相同，或讀出地址指針read_p_0比寫入指針write_p_0地址多1 (兩指針最高位不參與比較，且最高位應該不同)而正在寫入時，設置full_0為1，否則設置為0 ；
3)prOg_full_0當存入字數大於或等於預先設置的個數時，設置為1，否則設置
4)prog_empty_0當FIFO中空間大於或等於預先設置的字數時，設置為1，否則設
5)其餘各通道標記位設置相同，即也按步驟1)-步驟4)。 為0; 置為0;
權利要求
1.基於單片塊RAM的並行寫入多FIFO實現方法，包括如下步驟(1)將塊RAM例化成DPRAM用於存儲各通道FIFO數據，每通道FIFO在DPRAM中都有對應的存儲空間，各存儲空間互不重疊；(2)輸入緩衝區和寫入控制邏輯能接受各通道FIFO並行數據寫入請求，並將數據寫入各通道FIFO相應輸入緩衝區；(3)輸入緩衝區和寫入控制邏輯在輸入緩衝區接到數據後，產生內部寫命令，將各通道 FIFO數據從輸入緩衝區取出，依次寫入各通道FIFO在DPRAM對應的存儲空間；(4)在接到外部任意通道FIFO讀出請求時，讀出控制邏輯將根據要求，將數據從該通道FIFO在DPRAM對應的存儲空間讀出，並送該FIFO數據輸出埠 ；(5)標記設置邏輯用於設置各通道FIFO的空(full)、滿(empty)、可編程空(prog_ empty)和可編程滿(prog_full)標誌，以滿足並行寫入和隨機順序讀出的訪問需求。
2.如權利要求1所述的基於單片塊RAM的並行寫入多FIFO實現方法，其特徵在於所述步驟(1)中，通過調用FPGA開發平臺的IP核例化工具將塊RAM用例化成DPRAM ；根據FIFO的通道數目在DPRAM中設置儲存區，每通道FIFO在DPRAM中都有對應的存儲空間，各存儲空間互不重疊；DPRAM的高位地址用於選擇各FIFO的存儲空間，DPRAM的低位地址用於存儲空間內部訪問。
3 如權利要求1所述的基於單片塊RAM的並行寫入多FIFO實現方法，其特徵在於所述步驟O)中，輸入緩衝區與寫入控制邏輯接收到FIFO並行數據寫入請求信號wr_en後1)檢測到full信號為0且ready信號為1時，內部寫控制將latch信號置1，將外部數據寫入各通道FIFO相應輸入緩衝區，輸入緩衝區深度可根據並行要求設置；2)將表示接收數據準備就緒標記ready置為0，在緩衝區數據寫入DPRAM之前不再接收新的數據。
4.如權利要求1所述的基於單片塊RAM的並行寫入多FIFO實現方法，其特徵在於所述步驟(3)中，輸入緩衝區寫入控制邏輯在輸入緩衝區接到數據後，控制控制邏輯產生內部寫DPRAM 命令wr_en_inter，將各通道FIFO數據從相應輸入緩衝區取出，依次寫入各通道FIFO在 DPRAM對應的存儲空間1)內部寫控制將通道編號ch_c0de_w設為0，確定是選擇將通道0的FIFO的數據從緩衝區寫入DPRAM ；2)根據當前通道號ch_c0de_w，地址選擇器選擇的當前地址指針write_p為write_P_0 ；3)根據當前通道號ch_COde_W，數據選擇器選擇通道0的數據緩衝輸出作為DPRAM寫入端數據輸入；4)ch_code_w與write_p_0組合，得到存儲器的寫入端訪問地址wr_addr，其中ch_ code_w 為 wr_addr 高位，write_p_0 為低位；5)若full_0為0，則寫入數據；6)寫入數據後，write_pW1 ；7)以同樣的步驟1)-步驟6)將其餘各通道的FIFO的數據從緩衝區寫入DPRAM8)接收數據準備就緒ready信號置為1。
5.如權利要求1所述的基於單片塊RAM的並行寫入多FIFO實現方法，其特徵在於所述步驟(4)中，讀出控制邏輯主要由讀出通道編碼，讀出端地址指針選擇，DPRAM讀出端地址合成和讀出端各通道地址生成組成，在接到外部任意通道的FIFO讀出請求時，讀出控制邏輯將根據要求，將數據從該通道FIFO對應的DPRAM存儲空間讀出，並送往FIFO數據輸出埠 ；在接到0通道FIFO的讀請求信號rd_en_0後1)對rd_en_0進行編碼，作為當前通道編碼即ch_c0de_r置為0，確定對通道0的FIFO 進行操作；2)根據當前通道編碼ch_c0de_r，地址選擇器選擇的當前通道FIFO地址指針read_p 為 read_p_0 ；3)由ch_c0de_r與read_p組合，得到存儲器的寫入端訪問地址rd_addr，其中ch_ code_r 為 rd_addr 1 ^立，read_p ^1 ^ ；4)若empty_0為0，則讀出數據；5)read_p_0力口 1 ；其餘各通道按步驟1)-步驟幻讀出。
6.如權利要求1所述的基於單片塊RAM的並行寫入多FIFO實現方法，其特徵在於所述步驟(5)中，標記設置邏輯用於設置各通道FIFO的空、滿、可編程空和可編程滿標誌，以滿足並行寫入和隨機順序讀出的訪問需求，標記設置方法如下各標記信號設置如下.1.full寫入端標記，full為0表示所有各通道都非滿，只要任意通道為滿，full置1 ；.2.其餘為各通道相關標誌信號；1)empty_0 寫入地址指針write_p_0與讀出地址read_p_0相等，或寫入地址指針 write_p_0比讀出地址指針read_p_0多1而正在讀出時，設置empty_0為1，否則設置為0 ；2)full_0當FIFO寫入地址指針write_p_0與讀出地址指針read_p_0隻有最高位不相同，或讀出地址指針read_p_0比寫入指針write_p_0地址多1而正在寫入時，設置 full_0為1，否則設置為0 ；3)prog_full_0當存入字數大於或等於預先設置的個數時，設置為1，否則設置為0 ；4)prog_empty_0當FIFO中空間大於或等於預先設置的字數時，設置為1，否則設置為.0 ；5)其餘各通道標記位設置方法按步驟1)-步驟4)設置。
全文摘要
本發明公開一種基於單片塊RAM的並行寫入多FIFO實現方法，其步驟為將塊RAM例化成DPRAM用於存儲各通道FIFO數據，每通道FIFO在DPRAM中有對應的存儲空間；輸入緩衝區和寫入控制邏輯能接受各通道FIFO並行數據寫入請求，並將數據寫入各通道FIFO相應輸入緩衝區；輸入緩衝區和寫入控制邏輯在輸入緩衝區接到數據後產生內部寫命令，將各通道FIFO數據從輸入緩衝區取出，依次寫入各通道FIFO的存儲空間；在接到外部任意通道FIFO讀出請求時，讀出控制邏輯將根據要求，將數據從該通道FIFO的存儲空間讀出，並送該FIFO數據輸出埠；標記設置邏輯用於設置各通道FIFO的空、滿、可編程空和可編程滿標誌。本發明能實現多個要求並行寫入和隨機順序讀出的FIFO。
文檔編號G06F5/06GK102520902SQ20111034643
公開日2012年6月27日 申請日期2011年11月1日 優先權日2011年11月1日
發明者姚進根, 楊偉藝, 鄒復民, 陳建順, 龔志鵬 申請人:福建富順電子有限公司