具有降低的導通電阻的溝槽型功率mosfet的製作方法
2023-06-04 02:12:21
專利名稱：具有降低的導通電阻的溝槽型功率 mosfet的製作方法
技術領域：
本發明涉及半導體功率器件技術，更具體地，涉及改進的溝槽型垂直MOSFET器件及用於形成這種器件的製造過程。
背景技術：
半導體封裝在現有技術中是眾所周知的。這些封裝有時可包括一個或多個半導體器件，諸如集成電路(IC)器件、管芯或晶片。IC器件可以包括在由半導體材料製成的襯底上製造的電子電路。這些電路通過使用許多已知的半導體處理技術(諸如沉積、蝕刻微影(etching photolithography)、退火、摻雜和擴散)來製成。娃晶片通常用作使這些IC器件形成於其上的襯底。半導體器件的示例是金屬氧化物矽場效應電晶體(MOSFET)器件，其用於包括電源、自動電子裝置、計算機和光碟驅動的多個電子設備中。MOSFET器件可以用於諸如將電源連接至具有負載的特定電子裝置的開關的各種應用產品中。MOSFET器件可以形成在被蝕刻於襯底中的溝槽中或被蝕刻於襯底上所沉積的外延層上的溝槽中。MOSFET器件通過將合適的閾值電壓施加至MOSFET器件的柵極電極進行操作，該電壓使器件導通並形成連接MOSFET的源極和漏極的溝道以允許電流流動。一旦MOSFET器件被導通，電流和電壓之間的關係就呈近似線性，這意味著該器件如同電阻器。當MOSFET器件被截止(即，處於截止狀態)時，電壓阻斷能力受擊穿電壓的限制。在高功率應用中，期望具有高的擊穿電壓，例如，600V以上，同時仍能保持低導通狀態特定電阻Rsp。達到有用操作(即，防止在零施加柵極電壓處具有溝道積累)的範圍內的閾值電壓所採用的技術可以降低導通狀態特定電阻。因此，所需要的是一種在仍能達到在有用操作的範圍內的閾值電壓的同時使導通狀態特定電阻降低的成本節約方法。
發明內容
實施方式提供了一種具有降低的導通狀態特定電阻的加固(rugged)溝槽型功率MOSFET0溝槽型功率MOSFET具有包括屏蔽、柵極和電極間電介質的有源溝槽。屏蔽和柵極通過電極間電介質而分離。屏蔽和柵極由具有不同功函數的材料製成。在一個實施方式中，半導體 器件包括第一導電類型的漂移區；阱區，在漂移區上方延伸並具有與第一導電類型相反的第二導電類型；包括側壁和底部的有源溝槽，該有源溝槽延伸穿過阱區並進入漂移區，並且其側壁和底部的至少部分內襯有電介質材料。該器件還包括第一屏蔽，設置在有源溝槽內並通過電介質材料與有源溝槽的側壁分離；柵極，設置在有源溝槽內第一屏蔽的上方並且通過電極間電介質材料與第一屏蔽分離；以及具有第一導電類型的源極區，形成在與有源溝槽相鄰的阱區中。柵極通過電介質材料與有源溝槽的側壁分離。第一屏蔽和柵極由具有不同功函數的材料製成。在另一實施方式中，第一屏蔽包括N型多晶矽，並且柵極包括P型多晶矽。漂移區可以為外延生長的P型材料。第一屏蔽中的N型多晶矽材料可以沿著與漂移區相鄰的溝槽提供積累層。 在另一實施方式中，第一屏蔽包括N型多晶矽並且柵極包括金屬。在另一實施方式中，第一屏蔽包括P型多晶矽，並且柵極包括N型多晶矽。漂移區可以為外延生長的N型材料。第一屏蔽中的P型多晶矽材料可以沿著與漂移區相鄰的溝槽提供積累層。
在另一實施方式中，漂移區形成在襯底的上方，並且有源溝槽延伸入襯底中。在另一實施方式中，第一導電類型為P型。在另一實施方式中，電極間電介質材料具有比電介質材料大的厚度。在另一實施方式中，電極間電介質材料與電介質材料的材料相同。在另一實施方式中，有源溝槽內的第一屏蔽被配置為電偏置至期望電勢。在另一實施方式中，第一屏蔽和源極區被配置為電耦接至基本相同的電勢。在另一實施方式中，第一屏蔽和柵極被配置為電耦接至基本相同的電勢。在另一實施方式中，第一屏蔽包括N型多晶矽並且柵極包括P型多晶矽。有源溝槽進一步包括第二屏蔽，並且第二屏蔽包括設置在第一屏蔽下方的N型多晶矽材料。第一屏蔽和第二屏蔽的厚度可以改變。第一屏蔽和第二屏蔽的寬度可以改變。第一屏蔽和第二屏蔽還可被配置為獨立地偏置。在另一實施方式中，第一屏蔽包括N型多晶矽並且柵極包括P型多晶矽。有源溝槽進一步包括設置在第一屏蔽下方的多個第二屏蔽，多個第二屏蔽堆疊在第一屏蔽的下方。多個第二屏蔽均可以為N型多晶矽材料。在另一實施方式中，有源溝槽內的屏蔽形成被配置為電偏置至期望電勢的次柵極電極。柵極和次柵極電極可以被配置為獨立地電偏置。次柵極電極還可被配置為偏置在近似於半導體器件的閾值電壓的恆定電勢。次柵極電極可以被配置為偏置在比施加至源極區的電勢大的電勢處。次柵極電極可以被配置為在切換事件發生之前耦接至近似於半導體器件的閾值電壓的電勢。有源溝槽可進一步包括設置在次柵極電極下方的第三導電層，第三導電層通過電介質材料與次柵極電極和溝槽側壁及底部相分離。第三導電層形成被配置為電偏置至期望電勢的屏蔽電極。在另一實施方式中，半導體器件包括由外延生長的P型導電材料製成的漂移區；阱區，在漂移區上方延伸並具有η型半導體材料；有源溝槽，包括側壁和底部。有源溝槽延伸穿過阱區並進入漂移區。有源溝槽的側壁和底部的至少部分內襯有電介質材料。半導體器件進一步包括第一屏蔽，設置在有源溝槽內並通過電介質材料與有源溝槽的側壁分離；柵極，設置在有源溝槽內第一屏蔽的上方並通過電極間電介質材料與有源溝槽分離；以及源極區，形成在與有源溝槽相鄰的阱區中並具有η型導電材料。第一屏蔽包括N型多晶矽材料。柵極通過電介質材料與有源溝槽的側壁分離。柵極包括不同於第一屏蔽材料的材料。在另一實施方式中，漂移區形成在襯底的上方並且有源溝槽延伸入襯底中。在另一實施方式中，柵極包括P型多晶矽材料。
在另一實施方式中，柵極包括金屬材料。在另一實施方式中，第一屏蔽中的N型多晶矽材料沿著與漂移區相鄰的溝槽提供積累層。在另一實施方式中，電極間電介質材料具有比電介質材料大的厚度。在另一實施方式中，電極間電介質材料與電介質材料的材料相同。在另一實施方式中，一種用於形成半導體器件的方法包括形成第一導電類型的漂移區；形成在漂移區上方延伸的阱區，阱區具有與第一導電類型相反的第二導電類型。該方法還包括形成延伸穿過阱區並進入漂移區中的有源溝槽，該有源溝槽包括側壁和底部。該方法進一步包括向有源溝槽的側壁和底部的部分內襯電介質材料；在有源溝槽內形成包括N型多晶矽材料並通過電介質材料與有源溝槽的側壁分離的屏蔽；在有源溝槽內屏蔽的上方形成電極間電介質材料；在有源溝槽內屏蔽的上方形成柵極，該柵極通過電極間電介 質材料與屏蔽分離；以及在與有源溝槽相鄰的阱區中形成源極區。柵極通過電介質材料與有源溝槽的側壁分離。柵極包括不同於屏蔽材料的材料。源極區為第一導電類型。在另一實施方式中，該方法進一步包括在襯底的上方形成漂移區並形成延伸入襯底中的有源溝槽。在另一實施方式中，形成柵極的方法包括在有源溝槽中形成P型多晶矽材料。在另一實施方式中，形成柵極的方法包括在有源溝槽中形成金屬材料。在另一實施方式中，形成漂移區的方法進一步包括外延生長P型材料。在另一實施方式中，形成電極間電介質材料的方法進一步包括將電極間電介質材料沉積為厚度大於電介質材料的厚度。在另一實施方式中，形成電極間電介質材料的方法進一步包括將電極間電介質材料沉積為厚度與電介質材料的厚度相同。在另一實施方式中，形成電極間電介質材料的方法進一步包括形成比電介質材料薄的電極間電介質材料。在另一實施方式中，形成電極間電介質材料的方法進一步包括利用氧化。在另一實施方式中，形成電極間電介質材料的方法進一步包括利用氧化和沉積。從以下給出的詳細描述中，本發明的另外可應用範圍將變得顯而易見。應當理解的是，儘管詳細描述和具體示例示出了各個實施方式，但這些詳細描述和具體示例僅用於示意性目的，而並不意指必要地限制本發明的範圍。
可通過參考下文所給出的附圖和說明書的剩餘部分來實現對本發明的性質和優點的進一步理解。附圖結合於本發明的詳細描述部分中。圖I是具有設置在溝槽中的由P型多晶矽材料製成的柵極和屏蔽的P溝道溝槽型器件的截面圖。圖2A是具有P型多晶矽柵極和在溝槽中設置於柵極下方的η型多晶矽屏蔽的P溝道溝槽型器件的截面圖，其中，溝槽延伸至襯底。圖2Β是具有P型多晶矽柵極和在溝槽中設置於柵極下方的η型多晶矽屏蔽的P溝道溝槽型器件的截面圖，其中，溝槽延伸到漂移區中。
圖2C是具有在溝槽中設 置在柵極下方的屏蔽的P溝道溝槽型器件的截面圖，其中，屏蔽由具有第一功函數的材料製成，柵極由具有第二功函數的材料製成。圖2D是具有金屬柵極和在溝槽中設置在柵極下方的η型多晶矽屏蔽的P溝道溝槽型器件的截面圖。圖2Ε是具有P型多晶矽柵極和在溝槽中設置在柵極下方的數個η型多晶矽屏蔽的P溝道溝槽型器件的截面圖。圖3Α和圖3Β分別示出了圖I和圖2中所示的P溝道溝槽型器件的摻雜分布(profile)。圖4A至圖4C是用於圖2A中所示的P溝道溝槽型器件的示例性溝槽終端結構的截面圖。圖5是示出了用於形成P溝道溝槽型MOSFET的方法的流程圖，該P溝道溝槽型MOSFET具有P型多晶矽柵極和在溝槽中設置在柵極下方的η型多晶矽屏蔽。
具體實施例方式在以下描述中，出於說明的目的，闡述了特定細節以提供對本發明的透徹理解。然而，顯而易見的是，可以在沒有這些特定細節的情況下實現本發明。實施方式允許製造具有降低的導通電阻的溝槽型功率M0SFET。實施方式還提供了通過在柵極和屏蔽多晶矽之間形成較厚的電介質層而被加固的溝槽型功率MOSFET器件，從而使得該器件的柵極對於最大額定電壓更加耐受。在實施方式中，P-溝道溝槽電荷平衡MOSFET包括溝槽、至少一個屏蔽多晶矽區以及至少一個柵極區。屏蔽多晶矽區中位於靠近MOSFET的P外延(P epi)部分的至少一個屏蔽多晶矽區摻雜有N型材料。另外地，至少一個柵極區包括P型摻雜多晶矽。可替換地，至少一個柵極區包括金屬。在實施方式中，半導體器件包括第一導電類型的漂移區；在該漂移區上方延伸並具有與第一導電類型相反的第二導電類型的阱區；包括側壁和底部的有源溝槽。該有源溝槽延伸穿過阱區並進入漂移區，並且其側壁和底部的至少部分內襯有電介質材料。該器件進一步包括設置於有源溝槽內並且通過電介質材料與有源溝槽的側壁分離的第一屏蔽；在有源溝槽內設置於第一屏蔽上方並且通過電極間電介質材料與第一屏蔽分離的柵極；以及形成在與有源溝槽相鄰的阱區中的具有第一導電類型的源極區。該柵極通過電介質材料而與有源溝槽的側壁分離。第一屏蔽和柵極由具有不同功函數的材料製成。在變型例中，第一屏蔽包括N型多晶矽，柵極包含P型多晶矽。漂移區可以是外延生長的P型材料。第一屏蔽中的N型多晶矽材料可以沿著與漂移區相鄰的溝槽提供積累層。在另一變型例中，第一屏蔽包含N型多晶矽，柵極包含金屬。在又一變型例中，第一屏蔽包含P型多晶矽，柵極包含N型多晶矽。漂移區可以是外延生長的N型材料。第一屏蔽中的P型多晶矽材料可以沿著與漂移區相鄰的溝槽提供積累層。下面將參考附圖來說明這些實施方式和變型例的細節。圖I是P溝道溝槽型器件100的圖示，該器件包括柵極以及置於溝槽內部的屏蔽，其中，柵極和屏蔽都由P型多晶矽材料製成。溝槽型器件100包括襯底102、漂移區105、阱區108、有源溝槽115、電介質材料120、屏蔽125、柵極135、源極區140以及金屬層145。電介質材料120內襯溝槽115的側壁和底部，並且將屏蔽125與柵極135分離。屏蔽125和柵極135都由相同的P型多晶矽材料製成。P溝道器件100使用P型多晶矽來提供合適的功函數，從而達到有用操作的範圍內(即，防止在零施加柵極電壓時具有溝道積累)的閾值電壓。該屏蔽柵極P溝道溝槽型器件100(其使用屏蔽多晶矽以及具有相同摻雜類型多晶矽的柵極多晶矽)具有高的導通電阻。圖2A示出了具有P型多晶矽柵極和在溝槽中置於柵極下方的η型多晶矽屏蔽的P溝道溝槽型器件200Α。P溝道溝槽型器件200Α(其是電荷平衡結構)包括柵極多晶矽，其是P型摻雜的；以及屏蔽多晶矽，為屏蔽多晶矽摻雜相反極性(N型)。屏蔽區中的N摻雜多晶矽在鄰近P epi區的區域中沿著溝槽提供積累層，從而在保持閾值電壓要求的同時降低了器件結構的導通電阻。此外，其能夠實現在柵極和屏蔽多晶矽之間形成厚的電極間電介質層，從而使器件的柵極對於最大額定電壓更加耐受。使用較薄的柵極氧化物 件的超便攜應用也使用較厚的電極間電介質層。溝槽型器件200A包括襯底202、漂移區205、阱區208、有源溝槽215、電介質材料220、屏蔽225、電極間電介質230、柵極235、源極區240以及金屬層245。漂移區205具有在襯底202上的輕摻雜P+層上方形成的外延(P型)層。阱區208具有在漂移區205上方形成的η型材料。在漂移區205上方延伸的阱區208具有與漂移區205的導電類型相反的導電類型。使用蝕刻技術在漂移區205的外延(P型)層中形成有源溝槽215。有源溝槽可以延伸穿過阱區208並進入漂移區205中。在一些實施方式中，有源溝槽可以延伸穿過漂移區而進入襯底中。電介質材料220內襯有源溝槽215的側壁和底部。通過在溝槽的側壁和底部上沉積或生長電介質材料，可以使溝槽的側壁和底部內襯有電介質材料。在一個實施方式中，可以生長薄且共形外延(epi)層。在另一變型例中，可以根據溝槽深度改變厚度和摻雜濃度，從而改進漂移區205中的電荷平衡動作。屏蔽225形成在有源溝槽215內並且包含N型多晶矽材料，屏蔽通過電介質材料220而與有源溝槽215的側壁和底部隔開。屏蔽225可以沿著與漂移區205相鄰的有源溝槽215提供積累層。屏蔽225還可被配置為電偏置到期望電勢。在有源溝槽215中屏蔽225的上方形成電極間電介質230。在一個實施方式中，電極間電介質材料230薄於電介質材料220。在該實施方式中，柵極235和屏蔽225之間的距離小於溝槽215側壁和柵極235之間的距離、溝槽215側壁和屏蔽230之間的距離、或溝槽215底部和屏蔽230之間的距離。在該變型例中，可以將電極間材料230沉積為電極間電介質材料所具有的厚度厚於電介質材料的厚度。在另一變型例中，可以將電極間材料230沉積為電極間電介質材料所具有的厚度基本上等於電介質材料220的厚度或與電介質材料220的厚度相同。柵極235形成在有源溝槽215中屏蔽225的上方，並且通過電極間電介質材料230與屏蔽225分離。柵極235還被形成為通過電介質材料220與有源溝槽215的側壁分離。柵極235可被形成為在有源溝槽215中包含P型多晶矽材料，或在另一變型例中，在有源溝槽215中包含金屬材料，如參考圖2B進一步描述的。在一些實施方式中，柵極235和屏蔽225電耦接至基本相同的電勢。這可以通過將柵極235直接電連接至屏蔽225來實現。屏蔽225和柵極235可以具有變化的厚度和寬度。例如，屏蔽225可以薄於柵極235，或與之相反。此外，屏蔽225可以具有小於或大於柵極235的寬度。在一個實施方式中，柵極235寬於屏蔽225並且柵極235懸於屏蔽225的上方。
在與有源溝槽215相鄰的阱區208中形成源極區240。源極區240可以具有p+導電類型。在一些實施方式中，源極區240和屏蔽225電耦接至基本相同的電勢。這可以通過將源極區240直接電連接至屏蔽225來實現。屏蔽225還可以連接至電源，從而形成被配置為電偏置到期望電勢的次柵極電極。柵極235和次柵極電極還可被獨立地電偏置。例如，該次柵極電極可以偏置在近似於半導體器件的閾值電壓的恆定電勢。在另一變型例中，次柵極電極可偏置在比施加至源極區240的電勢大的電勢。在又一變型例中，次柵極電極還可以在切換事件發生之前耦接至近似於半導體器件的閾值電壓的電勢。金屬層245可以沉積在該器件的頂部上方，並耦接至源極區240。連接至源極電極(未示出)的金屬層245可以包括任何導電和/或半導電材料，例如以任何金屬、矽化物、多晶矽或其組合為例。可以在襯底202的背部上形成漏極電極(未示出)。溝槽型器件200A可以進一步包括用於與柵極區235、源極區240和漏極區(未示出)接觸的源極電極、漏極電極和柵極電極。可替換地，溝槽型器件200A可以包括電荷控制溝槽，該電荷控制溝槽延伸入漂移區205的深度比有源溝槽215深，並且有源溝槽215基本上填充有材料，從而允許降低的導通電阻。儘管將溝槽型器件200A示為包括P型多晶矽柵極235和η型多晶矽屏蔽225，其他可能配置也是可行的，如下面參照圖2C所進一步描述的。圖2Β示出了 P溝道溝槽型器件200Β，其中溝槽215不接觸襯底202。包括襯底202、漂移區205、阱區208、有源溝槽215、電介質材料220、屏蔽225、電極間電介質230、柵極235、源極區240以及金屬層245的溝槽型器件200Β類似於溝槽型器件200Α，除了溝槽型器件200Β中的溝槽215僅延伸入漂移區205而未到達或接觸襯底202之外。儘管溝槽型器件200Β被示為包括P型多晶矽柵極235和η型多晶矽屏蔽225，但是其他可能配置也是可行的，如下面參照圖2C進一步描述的。圖2C示出了 P溝道溝槽型器件200C，其中屏蔽225由具有第一功函數(WFl)的材料製成，柵極235由具有第二功函數(WF2)的材料製成。包括襯底202、漂移區205、阱區208、有源溝槽215、電介質材料220、由具有第一功函數(WFl)材料製成的屏蔽225、電極間電介質230、由具有第二功函數(WF2)材料製成的柵極235、源極區240以及金屬層245的溝槽型器件200C類似於溝槽型器件200Α，除了根據功函數而非摻雜來廣義描述屏蔽225和柵極材料235之外。溝槽型器件200Α和200Β均為溝槽型器件200C的特定實施方式。屏蔽225材料和柵極235材料分別具有WFl和WF2，而WFl和WF2是不相同的。在一個實施方式中，WFl大於WF2。在另一實施方式中，WF2大於WFl。圖2D示出了具有金屬柵極以及在溝槽中設置於柵極下方的η型多晶矽屏蔽的P溝道溝槽型器件200D。包括襯底202、漂移區205、阱區208、有源溝槽215、電介質材料220、屏蔽225、電極間電介質230、金屬柵極235、源極區240以及金屬層245的溝槽型器件200D類似於溝槽型器件200Α，除了溝槽型器件200D包括金屬柵極，而溝槽型器件200Α包括ρ型多晶矽柵極之外。圖2Ε示出了具有ρ型多晶矽柵極以及在溝槽中設置於柵極下方的數個η型多晶矽屏蔽的P溝道溝槽型器件200Ε。包括襯底202、漂移區205、阱區208、有源溝槽215、電介質材料220、數個屏蔽225Α-225Β、數個電極間電介質230Α-230Β、柵極235、源極區240以及金屬層245的溝槽型器件200Ε類似於溝槽型器件200Α，除了溝槽型器件200Ε包括數個屏蔽225A-225B以及數個電極間電介質230A-230B，而溝槽型器件200A包括單個屏蔽225和單個電極間電介質230之外。溝槽型器件200E包括形成在第一屏蔽225A上方的第二屏蔽225B。在該實施方式中，在有源溝槽215中在第二屏蔽225B之前形成第一屏蔽225A，使得第一屏蔽225A在第二屏蔽225B下方。第一屏蔽225A、第二屏蔽225B以及柵極235通過電極間電介質230A-230B分離。第一電極間電介質230A形成在第一屏蔽225A上方。然後,第二屏蔽225B形成在第一電極間電介質230A上方。第二電極間電介質230B層形成在第二屏蔽225B上方,並且柵極235形成在第二電極間電介質230B上方。在一個實施方式中，第一電極間電介質230A和第二電極間電介質230B可基本相似。在其他實施方式中，第一屏蔽225A和第二屏蔽225B具有變化的厚度和寬度。例如，第二屏蔽225B可以薄於第一屏蔽 225A,或與之相反。此外,第二屏蔽225B可以具有小於或大於第一屏蔽225A的寬度。在一個實施方式中，第一屏蔽225A寬於第二屏蔽225B，並且第一屏蔽225A懸於第二屏蔽225B上方。第一屏蔽225A和第二屏蔽225B還都可以由N型多晶矽材料製成。第一屏蔽225A和第二屏蔽225B均可以連接至獨立的電源，使得第一屏蔽225A和第二屏蔽225B可以被獨立地偏置。關於圖2A至圖2D，電介質材料220內襯溝槽215的側壁和底部，並且將第一屏蔽225A、第二屏蔽225B和柵極235與溝槽215側壁分離。第一屏蔽225A還通過電介質材料220與溝槽215底部分離。圖3A示出了圖I中所示的P溝道溝槽型器件100的摻雜分布。溝槽型器件100包括襯底102、漂移區105、阱區108、有源溝槽115、電介質材料120、屏蔽125、柵極135、源極區140以及金屬層145。都是P型多晶矽材料的屏蔽125和柵極135設置於溝槽115內並且通過電介質130而彼此分離。在溝槽型器件100中，柵極135和屏蔽125的摻雜分布都是負的並且都具有從約ΙΟΑπΓ3至約10_2°cm_3範圍內的摻雜濃度。此外，內襯溝槽115的側壁和底部並且將柵極135與屏蔽125分離的電介質材料120還具有為負的摻雜濃度分布並且具有從10_1(1挪_3至約10_2°cm_3範圍內的摻雜濃度。對具有如圖3A中所示的摻雜濃度分布的溝槽型器件100所執行的仿真具有表I中給出的結果。表I
單位節距~ST3(1.0um)~~I. O μιη ~O. 8 μιη
BV34 533. 56 33.79
VthTTl Γ73 TTl
RspIOVO. 1710.0910.067
Rsp4. 5V0.279O. 166O. 122~
RspIOV 對 ST3 的降低％NA47%61%~
Rsp4. 5V 對 ST3 的降低％NA41%56%Qgs~317 ~362
Qgd300345
Qg 5V821870圖3B示出了圖2A中所示的P溝道溝槽型器件200的摻雜分布，其中圖2A中所示的P溝道溝槽型器件具有比圖I所示的器件低的導通電阻。溝槽型器件200A包括襯底202、漂移區205、阱區208、有源溝槽215、電介質材料220、屏蔽225、電極間電介質230、柵極235、源極區240以及金屬層245。N型多晶矽材料的屏蔽225和P型多晶矽材料或金屬的柵極235設置於溝槽215內並且通過電極間電介質230而彼此分離。在溝槽型器件200中，屏蔽225的摻雜分布是正的並且具有從約IO13 5Cnf3至約IO19 9Cnf3範圍內的摻雜濃度，而柵極235的摻雜分布是負的並且具有從約KriciCnT3至約l(T2°cnf3範圍內的摻雜濃度。內襯溝槽215的側壁和底部的電介質材料220具有為負的摻雜分布並且具有從約10_1(lCm_3至約10_2°cm_3範圍內的摻雜濃度。將柵極235與屏蔽225分離的電極間電介質230具有為正的摻雜分布並且具有從約IO13 5CnT3至約IO19 9CnT3範圍內的摻雜濃度。在一個實施方式中，電極間電介質材料230薄於電介質材料220。在該實施方式中，柵極235和屏蔽225之間的距離小於溝槽215側壁和柵極235之間的距離、溝槽215側壁和屏蔽230之間的距離、或溝槽215底部和屏蔽230之間的距離。在變型例中，可以使圖2A中所示的柵極235和屏蔽225之間的間隔大於圖I中示出的柵極135和屏蔽125之間的間隔。在該變型例中，可以使電極間電介質230薄於沉積在柵極135和屏蔽125之間的電介質材料120。對具有如圖3B中所示的摻雜濃度分布的溝槽型器件200A所執行的仿真具有如表2中給出的結果。表I和表2的比較示出了溝槽型器件200A具有優於溝槽型器件100的特定導通狀態電阻Rsp改進，該改進提升了 4%之多。表2
單位節距ST3(1.0um)~^~I. Oum | O. 8μιη
BV34Γ5337 33 7~
Vth 77 L72L72~
Rsp 10V(mohm*cm2)O. 1710.0830.063
Rsp 4. 5V(mohm*cm2)0.279O. 154O. 116
Rsp IOV 對 ST3 的降低％NA51%63%
Rsp 4. 5V 對 ST3 的降低％NA45%58%
Qgs (nC/cm2)30935權利要求
1.一種半導體器件，包括 第一導電類型的漂移區； 阱區，在所述漂移區的上方延伸並具有與所述第一導電類型相反的第二導電類型； 有源溝槽，包括側壁和底部，所述有源溝槽延伸穿過所述阱區並進入所述漂移區，並且所述有源溝槽的側壁和底部的至少部分內襯有電介質材料； 第一屏蔽，所述第一屏蔽設置於所述有源溝槽內並通過所述電介質材料與所述有源溝槽的側壁分離； 柵極，所述柵極設置於所述有源溝槽內所述第一屏蔽的上方並通過電極間電介質材料與所述第一屏蔽分離，所述柵極通過所述電介質材料與所述有源溝槽的側壁分離； 源極區，所述源極區形成在與所述有源溝槽相鄰的所述阱區中並具有所述第一導電類 型； 其中，所述第一屏蔽和所述柵極由具有不同功函數的材料製成。
2.根據權利要求I所述的半導體器件，其中，所述第一屏蔽包括N型多晶矽，並且所述柵極包括P型多晶矽。
3.根據權利要求2所述的半導體器件，其中，所述漂移區是外延生長的P型材料。
4.根據權利要求2所述的材料，其中，所述第一屏蔽中的所述N型多晶矽材料沿著與所述漂移區相鄰的所述溝槽提供積累層。
5.根據權利要求I所述的半導體器件，其中，所述第一屏蔽包括N型多晶矽，並且所述柵極包括金屬。
6.根據權利要求I所述的半導體器件，其中，所述第一屏蔽包括P型多晶矽，並且所述柵極包括N型多晶矽。
7.根據權利要求6所述的半導體器件，其中，所述漂移區是外延生長的N型材料。
8.根據權利要求6所述的半導體器件，其中，所述第一屏蔽中的所述P型多晶矽材料沿著與所述漂移區相鄰的所述溝槽提供積累層。
9.根據權利要求I所述的半導體器件，其中，所述漂移區形成於襯底的上方並且所述有源溝槽延伸到所述襯底中。
10.根據權利要求I所述的半導體器件，其中，所述第一屏蔽和所述柵極被配置為電耦接至實質上相同的電勢。
11.根據權利要求I所述的半導體器件，其中 所述第一屏蔽包括N型多晶矽； 所述柵極包括P型多晶矽； 所述有源溝槽進一步包括第二屏蔽；以及 所述第二屏蔽包括設置於所述第一屏蔽下方的N型多晶矽材料。
12.根據權利要求I所述的半導體器件，其中 所述第一屏蔽包括N型多晶矽； 所述柵極包括P型多晶矽；以及 所述有源溝槽進一步包括設置於所述第一屏蔽下方的多個第二屏蔽，所述多個第二屏蔽堆疊在所述第一屏蔽下方。
13.根據權利要求I所述的半導體器件，其中，所述有源溝槽內的所述屏蔽形成次柵極電極，所述次柵極電極被配置為電偏置到期望電勢。
14.根據權利要求13所述的半導體器件，其中，所述柵極和所述次柵極電極被配置為獨立地電偏置。
15.根據權利要求14所述的半導體器件，其中，所述次柵極電極被配置為以近似於所述半導體器件的閾值電壓的恆定電勢偏置。
16.根據權利要求14所述的半導體器件，其中，所述次柵極電極被配置為以比施加至所述源極區的電勢大的電勢偏置。
17.根據權利要求14所述的半導體器件，其中，所述次柵極電極被配置為在發生切換事件之前耦接至近似於所述半導體器件的閾值電壓的電勢。
18.根據權利要求13所述的半導體器件，其中，所述有源溝槽進一步包括第三導電層，所述第三導電層設置於所述次柵極電極的下方，所述第三導電層通過所述電介質材料與所述次柵極電極以及所述溝槽的側壁和底部分離，所述第三導電層形成被配置為電偏置到期望電勢的屏蔽電極。
19.一種半導體器件，包括 漂移區，所述漂移區是外延生長的P型導電材料； 阱區，所述阱區在所述漂移區上方延伸並具有n型導電材料； 有源溝槽，所述有源溝槽包括側壁和底部，所述有源溝槽延伸穿過所述阱區並進入所述漂移區，所述有源溝槽的側壁和底部的至少部分內襯有電介質材料； 第一屏蔽，所述第一屏蔽設置於所述有源溝槽內並通過所述電介質材料與所述有源溝槽的側壁分離，所述第一屏蔽包括N型多晶矽材料； 柵極，所述柵極設置在所述有源溝槽內所述第一屏蔽的上方並通過電極間電介質材料與所述第一屏蔽分離，所述柵極通過所述電介質材料與所述有源溝槽的側壁分離，所述柵極所包括的材料不同於所述第一屏蔽的材料； 源極區，所述源極區具有形成在與所述有源溝槽相鄰的所述阱區中的n型導電材料。
20.根據權利要求19所述的半導體器件，其中，所述漂移區形成於襯底的上方，並且所述有源溝槽延伸入所述襯底中。
21.根據權利要求19所述的半導體器件，其中，所述柵極包括金屬材料。
22.根據權利要求19所述的半導體器件，其中，所述第一屏蔽中的所述n型多晶矽材料沿著與所述漂移區相鄰的所述溝槽提供積累層。
23.根據權利要求19所述的半導體器件，其中，所述電極間電介質材料具有比所述電介質材料厚的厚度。
24.一種形成半導體器件的方法，包括 形成第一導電類型的漂移區； 形成延伸穿過阱區並進入所述漂移區中的有源溝槽，所述有源溝槽包括側壁和底部； 向所述有源溝槽的側壁和底部的部分內襯電介質材料； 在所述有源溝槽內形成包括N型多晶矽材料的屏蔽，所述屏蔽通過所述電介質材料與所述有源溝槽的側壁分離； 在所述有源溝槽中所述屏蔽的上方形成電極間電介質材料； 形成在所述漂移區上方延伸的阱區，所述阱區具有與所述第一導電類型相反的第二導電類型； 在所述有源溝槽內所述屏蔽的上方形成柵極，所述柵極通過所述電極間電介質材料與所述屏蔽分離，所述柵極所包含的材料不同於所述屏蔽的材料；以及 在與所述有源溝槽相鄰的所述阱區形成源極區，所述源極區具有所述第一導電類型。
25.根據權利要求24所述的方法，其中，所述漂移區形成在所述襯底的上方，並且所述有源溝槽被形成為延伸到所述襯底中。
26.根據權利要求24所述的方法，其中，形成所述柵極包括在所述有源溝槽中形成P型多晶娃材料。
27.根據權利要求24所述的方法，其中，形成所述屏蔽包括形成N型多晶矽材料，所述N型多晶矽材料沿著與所述漂移區相鄰的所述溝槽提供積累層。
28.根據權利要求24所述的方法，其中，形成電極間電介質材料進一步包括將所述電極間材料沉積為厚度大於所述電介質材料的厚度。
29.根據權利要求24所述的方法，其中，形成所述電極間電介質材料進一步包括使用氧化。
30.根據權利要求24所述的方法，其中，形成電極間電介質材料進一步包括使用氧化和沉積。
全文摘要
本發明涉及具有降低的導通電阻的溝槽型功率MOSFET，具體來說，本發明提供了一種半導體器件，包括漂移區；阱區，在漂移區上方延伸；有源溝槽，包括側壁和底部，該有源溝槽延伸穿過阱區並進入漂移區，並且其側壁和底部的至少部分內襯有電介質材料。器件進一步包括設置於有源溝槽內並通過電介質材料與有源溝槽的側壁分離的屏蔽；柵極，設置於有源溝槽內第一屏蔽的上方並通過電極間電介質材料與第一屏蔽分離；以及源極區，形成於與有源溝槽相鄰的阱區內。柵極通過電介質材料與有源溝槽的側壁分離。屏蔽和柵極由具有不同功函數的材料製成。
文檔編號H01L29/78GK102623500SQ20121002005
公開日2012年8月1日 申請日期2012年1月20日 優先權日2011年1月20日
發明者克裡斯託夫·L·雷克塞爾, 瑞圖·索迪 申請人:飛兆半導體公司