製作電性正確的集成電路的方法
2023-06-04 07:39:21 2
專利名稱：製作電性正確的集成電路的方法
技術領域：
本發明大致上是關於製作集成電路的方法，且尤是關於包含決定布局敏感性以用來製作電性正確的集成電路的方法。
背景技術：
現代的集成電路(IC)可包含數以百萬個製作在半導體基板中及上的電晶體。在作出微影掩膜以製作這種複雜裝置時，電路布局在被貼上掩膜前，會先將通過各式各樣的過濾、檢測、及修改。理想上，該製程可導致製造(微影列印)沒有瑕疵的掩膜，並導致具有電性功能的集成電路。該布局可包含標準單元和標準裝置設計、以及新的單元及裝置設計，並且必需符合包含最小特徵尺寸、裝置元件之間的最小間隔、及類似者的嚴格設計規則。發展中的布局有可能通過多個仿真，許多這種仿真是耗時的。現有一些快捷方式可減少仿真時間，並因此減少費用，而不致犧牲該設計的準確性。一種用來提供大約但快速地評估布局對微影效應(其可影響變異及良率)的敏感性的方法是圖案匹配。圖案匹配是用來決定微影或可列印性問題。在可列印性問題中，特別排列的線及空間，無法通過微影製程，而在半導體晶圓上準確地重製。在圖案匹配中，已知會引發可列印性問題的單層圖案可從不同的產品布局，來加以識別。這些圖案形成一庫(library)，而設計者及設計工具在實作未來設計時，可避免這些圖案。實務上，發展中的布局設計可由圖案匹配軟體，來識別該布局設計中類似於該庫圖案的圖案。類似於庫圖案的圖案可予以改變或取代。雖然可成功地實作圖案匹配，以避免大部分的可列印性問題，然而，圖案匹配並不針對可在複雜的IC中引發電性問題的多層布局圖案。因此，希望提供用來製作集成電路的方法，該集成電路是針對電性正確的布局。此外，希望提供用來製作集成電路的方法，該方法最小化設計時間，並避免電性錯誤區域。再者，希望提供用來製作集成電路的方法，該方法減少電性變異性，並且改良電性效能。另外，本發明的其它希望特徵及特性，從接下來的詳細描述及附隨的權利要求書，並連同附加的圖式及先前的技術領域和背景技術，會變得明顯。
發明內容
揭露一種製作集成電路的方法，依據實施例，該方法包含提供針對該半導體裝置的邏輯設計、以及將該邏輯設計中的元件與元件圖案庫相比較。該元件圖案庫系通過識別具有偏離模型化性質的電性性質的布局圖案，來加以推衍；該庫也包含對該模型化性質偏離的定量測量。響應該比較並考量該定量測量，以決定該元件是否是該邏輯設計中所接受的。產生掩膜組，以使用該元件或修改的元件(如果該元件是不可接受的)來實作該邏輯 設計，並且採用該掩膜組，以在半導體基板中及上實作該邏輯設計。依據另外實施例，提供一種製作集成電路的方法，該方法包含識別展現不同於模型化特性的電性特性的布局圖案庫。該布局圖案的實體參數被混亂，以決定對該模型化特性的差異的範圍。以包含複數個設計布局圖案的預備設計，來建立針對該集成電路的該預備設計。該複數個設計布局圖案與該布局圖案庫相比較，並且針對該複數個設計布局圖案中任何類似於該布局圖案庫中任一者的設計布局圖案，確定那個設計布局圖案的差異的範圍是否是在可接受的差異。修改任何展現不可接受的差異的範圍的設計布局圖案的設計布局圖案，並建立該集成電路的掩膜組，該掩膜組包含複數個設計布局圖案，該複數個設計布局圖案包含任何已經被修改的設計布局圖案。採用該掩膜組，以在半導體基板中及上實作該邏輯設計依據又另一個實施例，提供一種製作集成電路的方法，該方法包含提供針對該集成電路的邏輯設計，並使用複數個標準設計元件的配置，以在預備電路布局中實作該邏輯設計。將該複數個標準設計元件及其配置與已經決定的多層布局圖案庫相比較，以產生不同於模型化參數的測量電性參數。改變符合該庫的多層布局圖案的第一標準設計元件或其配置，以減少與模型化參數的該差異。接著將該改變應用至該複數個標準設計元件及其配置中任何類似於該第一標準設計元件或其配置的標準設計元件及其配置。使用該複數個標準設計元件及其任何改變的該配置，以產生掩膜組，並採用該掩膜組，以在半導體基板中及 上實作該邏輯設計。
本發明之後要連同接下來的圖式來加以描述，其中，相同的數字代表相同的元件，並且其中，圖I示意地繪示半導體裝置中例示模型化問題的部分的截面圖；圖2示意地繪示集成電路中例示模型化問題的部分的截面圖；圖3以流程圖的方式例示依據用來製作電性正確集成電路的各種實施例的方法；以及圖4繪示集成電路中例示可能的混亂動作的部分的平面視圖，該混亂動作可併入至不同的測試結構中。
具體實施例方式接下來的詳細描述在本質上僅是範例，而不打算限制本發明或本發明的應用及使用。此外，先前的技術領域、背景技術、發明內容、或接下來的詳細描述中所呈現的理論並不打算以明示或暗示的方式，限制本發明。如上所述，現代的集成電路(IC)可包含數百萬個電晶體。這種複雜裝置的設計仰賴標準模型化或仿真技術，以評估該設計。用來在裝置層級及時序化模型模型化以用來仿真標準單元的裝置仿真軟體(例如，SPICE (Simulation Program with IntegratedCircuit Emphasis)已是眾所周知。當集成電路的複雜性及尺寸增加時，就必需減少個別裝置及組成這些裝置的特徵的尺寸。為了在減少尺寸的裝置中維持裝置性能，必需採用可增強載子移動性、修改臨界電壓、及類似者的步驟。舉例來說，矽鍺可插入至MOS電晶體的溝道之下，以施加應力至該溝道，並從而增加該溝道中的載子移動性。此外，載子移動性可通過嵌埋矽鍺(eSiGe)至P溝道MOS電晶體的源極與汲極區域中，來予以增加。針對P溝道及溝道MOS裝置，通過將適當地配製的應力層施加在該裝置的柵極電極上方，也可增加載子移動性。通過選擇適當的柵極絕緣體(例如，高介電質係數的介電質)、柵極電極材料(摻雜的多晶矽或各種金屬)，及將雜質離子布植至該裝置的該溝道區域中，可修改臨界電壓。雖然該標準仿真軟體及時序化模型可針對個別裝置模型化這些步驟，然而，它們並無法準確地模型化該裝置與鄰近裝置及結構的所有交互效應，它們也無法準確地模型化晶圓上的晶粒的位置的所有效應與那個位置的處理助手中的生成的差異。圖I示意地繪示半導體裝置20中例示一個這種仿真 問題的一部分的截面區段。裝置20包含P溝道MOS電晶體21，其具有形成在半導體基板26中的源極區域22及與該源極區域22分離的漏極區域24。溝道區域28設置在該基板位於該源極與該漏極之間的表面上。柵極電極30在該溝道區域之上，並且通過柵極絕緣體32而與該溝道區域分離。電性隔離區域34(例如，淺溝槽隔離(STI))與該漏極分開由雙箭頭36所指示的距離。隔離區域34用來將MOS電晶體21與鄰近裝置(未顯示)相互隔離。如果源極區域22與漏極區域24包含eSiGe,則它們在溝道區域28上提供壓縮長軸應力(compressive longitudinalstress)，並且因此增強該溝道區域中主要載子電洞的移動性。已知道該間隔36及隔離區域34的寬度影響由該嵌埋的矽鍺施加至該溝道區域的應力量。該間隔越靠近，則該應力量會減少的越多。該標準仿真軟體及時序化模型無法準確地模型化隔離區域寬度的效應，並且，僅依賴這種模型可導致瑕疵的或次標準集成電路，這是因為該移動性並因此電晶體21的增益可小於該模型預測。圖2示意地繪示IC 50例示另一個仿真問題的一部分的載面區段。IC 50的繪示部分包含P溝道MOS電晶體52及η溝道MOS電晶體54，每一者均形成在半導體基板56中及上。該兩個電晶體被隔離區域58(例如，淺溝槽隔離(STI)區域)予以電性隔離。依據一個實施例，P-溝道電晶體52在溝道區域62的任何一側上包含嵌埋的矽鍺(eSiGe)區域60。P型源極與汲極區域64是形成在該eSiGe區域中並穿透該eSiGe區域。包含柵極絕緣體及柵極電極的柵極結構66是在該溝道區域上方。側壁間隔件68是形成在該柵極結構的邊緣。η-溝道電晶體54在溝道區域72的任何一側上包含源極與汲極區域70。柵極結構74在溝道區域72上方。側壁間隔件76是形成在該柵極結構的邊緣上。依據此實施例，使用雙應力襯墊(DSL)來加強P溝道MOS電晶體52的溝道區域62及η溝道MOS電晶體54的溝道區域72中的主要載子的移動性。該雙應力襯墊包含在P溝道MOS電晶體的柵極結構66上方的壓縮式應力襯墊78、及該η-溝道電晶體的柵極結構74上方的拉伸式應力襯墊80。每一個該應力襯墊均可通過沉積矽氮化物層(其中，每一個襯墊的應力特性是由沉積條件來決定)來加以形成。一般而言，該壓縮式應力襯墊78在該兩個襯墊之間的交界處上覆(overlie)拉伸式應力襯墊80，以確保該兩個襯墊之間沒有間隔。該標準仿真軟體及時序化模型無法準確地模型化該DSL的效應，特別是兩鄰近應力襯墊與eSiGe區域及中介STI的交互作用。因此，僅依賴標準模型及仿真可導致瑕疵及次標準1C，這是因為該移動性並因此用來實作該IC的電晶體的增益可不同於該模型及仿真預測。圖3例示用來製作具有電性正確布局的集成電路(IC)的方法100的流程圖。方法100如所例示的是開始於起始區塊105，並接著通過提供針對被製造的該IC的邏輯設計，而進行至區塊110。該邏輯設計是在預備電路布局中實作，該預備電路布局包含複數個設計布局圖案的配置，該配置包含元件，例如，電晶體、標準單元、小邏輯區塊、標準設計元件、及類似者，如區塊115所例示的。圖案匹配可應用至該預備電路設計，以決定可列印性問題，並且，那些問題可以正常的方式予以面對。如區塊120所例示的，該方法繼續，以將該邏輯設計的元件及其相對於其它元件的配置與元件圖案庫相比較，以決定該邏輯設計的該元件是否符合該庫的元件圖案。
如區塊200所例示的，該元件圖案庫是通過識別具有偏離模型化性質的電性性質的布局圖案，來加以推衍。該布局圖案可通過製作實體測試結構、測量那些測試結構上的裝置及電路參數、及將該測量參數與由標準裝置及時序化模型所預測的參數相比較，來加以識別。舉例來說，實體測試結構可為使用標準半導體處理技術所製作的半導體裝置，對該標準半導體處理技術而言，實體性質或布局尺寸予以調整或混亂，如接下來所詳細描述。舉例來說，鄰近雜質摻雜區域之間的間隔可變化、雜質摻雜區域及鄰近STI區域之間的間隔可變化、布局圖案的實體界限可改變、及類似者。選擇該測試結構中的變化，以模仿該被製造的IC中所可能碰到的改變，並允許測量由間隔及其它混亂動作的改變所引發的測量參數上的應力誘發或其它刺激(stimulant)所誘發的改變的效應。設計該結構以偵測已經被模型化的效應以及無法被準確地模型化的效應。該測試結構中的變化可涉及該裝置處理中的多層中的改變。舉例來說，可針對間隔區域、雜質摻雜區域、多晶矽柵極、及互連(interconnect)的尺寸及/或位置、金屬互連、接觸尺寸及數量、及類似者。圖4繪示半導體IC 50的一部分的平面視圖，該部分類似於圖2中所繪示的例示一些、但確定不是全部的混亂動作，其中，該混亂動作可併入至不同的測試結構中。IC 50包含P溝道MOS電晶體52及η溝道MOS電晶體54。淺溝道隔離結構(STI) 58 (以粗體線顯示)用來電性隔離該兩個電晶體。已經採用具有P溝道MOS電晶體52的嵌埋的矽鍺(eSiGe)60,以加強柵極電極結構66下方的該溝道中的電洞的移動性。源極與汲極區域70在電晶體54的柵極電極結構74的不同側上彼此間隔。為了避免複雜化圖式，在此圖式中有數個元件沒有繪示，例如，側壁間隔件、電晶體52的源極與汲極區域、源極及漏極延伸的細節、及類似者。壓縮式應力襯墊78的邊緣由線178所指示，而拉伸式應力襯墊80的邊緣則由線180所指示。可在測試結構(其可被製作或測量、或將被廣泛地仿真及模型化)中實作的一些混亂動作包含該STI的邊界及每一個該雙應力襯墊的邊界中的混亂動作。STI區域58的任一邊界均可朝正或負X方向(如雙箭頭158所指示的)移動、或朝正或負y方向(如針對P溝道MOS電晶體52的雙箭頭160所指示的、或針對η溝道MOS電晶體54的雙箭頭162所指示的)。朝y方向移動該STI區域的邊界也將改變該電晶體的溝道寬道。類似地，該混亂動作可包含朝由雙箭頭278所指示的正或負X方向移動該壓縮式應力襯墊78及該拉伸式應力襯墊80的邊界。一般而言，該壓縮式應力襯墊與該拉伸式應力襯墊之間的重迭是固定的，因此，朝X方向移動一個應力襯墊通常也意指朝該相同方向移動其它應力襯墊。該混亂動作可另包含朝由雙箭頭378所指示的正或負y方向移動該壓縮式應力襯墊的邊界、或朝由雙箭頭380所指示的正或負y方向移動拉伸式應力襯墊80的邊界。此外，可能的混亂動作可包含由雙箭頭382 (P溝道MOS電晶體52)及由雙箭頭384 (η溝道MOS電晶體54)所指示的溝道長度L。雖然在圖4中沒有例示，然而，可被併入至不同的測試結構中的其它可能的混亂動作包含、但不限於至該源極與汲極區域的接點的數量及/或尺寸、從該作用區域至該雙應力襯墊邊界的距離、及類似者的改變。類似的測試結構也可位於該半導體晶圓上的不同位置，以測量整個該晶圓的製程變異(例如，化學機械平坦化(CMP)結果或沉積條件)的效應。該元件圖案庫可被詳細的模型化及仿真該實體測試結構、以及將這種詳細的模型化及仿真與標準模型化(例如，SPICE)的結果相比較，來加以識別。雖然這種深度模型化可使用於小型測試結構，然而，其在該整個IC的用途將被禁止地時間消耗(prohibitively time consuming)。再次參考圖3，如區塊210所例示的，該方法依據一個實施例通過決定該測量參數對該模型化的參數的偏離的定量測量，來加以繼續。如果在測試圖案變化上所作出的測量落於預定範圍內，則那些類似的測試圖案可被映像(map)至單一效能群組或倉位(bin)。舉例來說，如果該測試裝置上的一些間隔中的改變導致不大於3%的改變，則所有這種測試圖案可被認為是類似的。在間隔中產生不大於偏離於該模型預測測量3 %的改變，被認為是不具意義的。此處所使用的3%這個數量僅作為例示之用，實際上，可使用任何預定的範圍。可建立對應於不同範圍的多個效能倉位。如在區塊220中所例示的，對應於實施例的該方法，通過決定偏離於該模型化特性的被認為可接受(也就是，將不會不利地影響被製作的IC的 效能)的差異的範圍，來加以繼續。超過一些預定臨界量的差異被視為是不可接受的。依據例示於方塊130中的一個實施例，該方法通過響應方塊120中所完成的比較以決定該元件在該邏輯設計中是否是可接受的，來加以繼續。考量決定於方塊210中的該定量測量及方塊220的差異的可接受範圍的決定，以作出該決定。該方法前進至判斷方塊135。依據方塊130中所作出的決定，如果該元件及其相對於其它元件的配置經決定並不符合該元件圖案庫的元件、或在考量在方塊210中所決定的該定量測量中是不可接受的，那個元件會通到方塊160，方塊160是用來產生掩膜組，如以下所討論的。另依據此決定，如方塊140所例示的，如果該元件或其對其它元件的配置符合該元件圖案庫的元件，並且經決定為不可接受的，也就是，該元件或其相對於其它元件的配置將被期待引發偏離預期的模型化參數超過臨界量，則可對那個元件或其配置作出改變。舉例來說，該改變可包含改變雜質摻雜區域與隔離區域之間的間隔或以上所討論的任何該其它混亂動作，並可涉及多層布局圖案改變。該修改的元件接著在方塊120中比較。如果該修改的元件依據方塊130的標準，而被認為是可接受的，則相同的改變可應用至任何設計元件及其配置，其系類似於該測試的設計元件及其相對於其它元件的配置。該元件及其相對於其它元件(其經決定在該邏輯設計中是可接受的)的配置、以及該修改的元件及其對其它元件(其經決定是可接受的)的配置，是用來產生掩膜組，如方塊160所指示的。該掩膜組在電性正確布局中實作該邏輯設計，並包含複數個設計布局圖案及已經被修改的設計布局圖案。如方塊170中所指出的，該方法通過採用方塊160中所產生的該掩膜組加以完成，以通過在半導體基板中及上實作該邏輯設計，來製作該半導體裝置。雖然在先前的詳細描述中已呈現至少一個範圍實施例，但是應理解到，可存在為數甚多的變化。也應理解到該範例實施例僅為範例，而並不打算用來以任何方式限制本發明的範圍、應用性、或組構。反而是，該先前的詳細描述將提供本領域中的熟習技術者方便的地圖，以製作該範例實施例。應了解到，可針對元件的功能及配置作出各式各樣的改變，而不致背離本發明在附隨的權利要求書及其法定均等物的範圍。
權利要求
1.一種製作集成電路的方法，包括 提供針對該集成電路的邏輯設計，該邏輯設計包含複數個元件； 通過識別具有偏離模型化性質的電性性質的布局圖案以發展元件圖案庫，該元件圖案庫復包含對模型化性質的偏離的定量測量； 將該邏輯設計中的元件與元件圖案庫相比較； 響應該比較並考量該定量測量，以決定該元件是否是該邏輯設計中所接受的； 修改不被接受的元件； 使用該元件或修改的元件，產生實作該邏輯設計的掩膜組； 採用該掩膜組，以在半導體基板中及上實作該邏輯設計。
2.如權利要求I所述的方法，其中，該發展的步驟包含測量半導體測試裝置上的電性參數、及將測量參數與由標準模型所產生的結果相比較。
3.如權利要求2所述的方法，其中，該發展的步驟復包含 調整該測試裝置的實體性質、及決定在該測量參數上的效應；以及 決定由該調整的實體性質所引發的偏離的該定量測量、及將落於特定範圍內的測量參數中的結果聚集起來。
4.如權利要求3所述的方法，其中，該調整的步驟包含改變該元件的特徵之間的間隔、及測量該測量參數上由該間隔的改變所引發的應力的效應。
5.如權利要求3所述的方法，其中，響應該比較的該決定的步驟包含決定落於該特定範圍內的測量參數是否為該邏輯設計所接受的。
6.如權利要求2所述的方法，其中，該測量電性參數的步驟包含測量該電性參數上特徵間隔的效應。
7.如權利要求2所述的方法，其中，該測量電性參數的步驟包含測量該電性參數上的半導體基板上的裝置位置的效應。
8.如權利要求I所述的方法，其中，該發展庫的步驟包含詳細型型化及仿真與元件圖案相關的電性響應。
9.如權利要求I所述的方法，其中，該產生掩膜組的步驟包含如果元件經決定會引發大於臨界量的偏離的定量測量，則通過修改實體間隔以修改元件。
10.一種製作集成電路的方法，包含 識別展現不同於模型化特性的電性特性的布局圖案庫； 混亂該布局圖案的實體參數，以決定該模型化特性的可接受差異的範圍； 建立針對該集成電路的預備設計，該預備設計包含複數個設計布局圖案； 將該複數個設計布局圖案與該布局圖案庫相比較，並且針對該複數個設計布局圖案中任何類似於該布局圖案庫中任一者的設計布局圖案，確定那個設計布局圖案的差異的範圍是否是在可接受:的差異； 修改任何展現不可接受的差異的範圍的設計布局圖案的設計布局圖案； 建立該集成電路的掩膜組，該掩膜組包含複數個設計布局圖案，該複數個設計布局圖案包含任何已經被修改的設計布局圖案；以及 採用該掩膜組，以在半導體基板中及上實作該邏輯設計。
11.如權利要求10所述的方法，其中，該識別的步驟包含識別展現電性參數的應力誘發差異的布局圖案。
12.如權利要求10所述的方法，其中，該混亂的步驟包含 改變布局圖案的實體界限； 測量具有改變的實體界限的該布局圖案的電性特性；以及 將具有類似的電性特性的布局圖案聚集起來。
13.如權利要求10所述的方法，其中，該識別的步驟包含測量測試結構布局圖案上的電性特性。
14.如權利要求10所述的方法，其中，該識別的步驟包含 將仿真的布局圖案 的電性特性予以模型化。
15.一種製作集成電路的方法，包含 提供針對該集成電路的邏輯設計； 使用複數個標準設計元件的配置，以在預備電路布局中實作該邏輯設計； 將該複數個標準設計元件及其配置與已經決定的多層布局圖案庫相比較，以產生不同於模型化參數的測量電性參數； 改變符合該庫的多層布局圖案的第一標準設計元件或其配置，以減少與模型化參數的該差異； 將該改變應用至該複數個標準設計元件及其配置中任何類似於該第一標準設計元件或其配置的標準設計元件及其配置； 使用該複數個標準設計元件及其任何改變的該配置，以產生掩膜組；以及 採用該掩膜組，以在半導體基板中及上實作該邏輯設計。
16.如權利要求15所述的方法，其中，該改變的步驟包含改變雜質摻雜區域與隔離區域之間的間隔。
17.如權利要求15所述的方法，其中，該改變的步驟包含改變超過一層的該第一標準設計元件。
18.如權利要求15所述的方法，復包含對該預備電路布局應用圖案匹配，以決定可列印性問題。
19.如權利要求15所述的方法，復包含通過識別具有偏離模型化性質的電性性質的布局圖案，以發展該多層布局圖案庫。
20.如權利要求19所述的方法，其中，該發展的步驟包含測量實體半導體測試結構上的裝置參數。
全文摘要
揭露一種製作電性正確的集成電路的方法，依據實施例，該方法包含提供針對該半導體裝置的邏輯設計、以及將該邏輯設計中的元件與元件圖案庫相比較。該元件圖案庫系通過識別具有偏離模型化性質的電性性質的布局圖案，來加以推衍；該庫也包含對該模型化性質偏離的定量測量。響應該比較並考量該定量測量，以決定該元件是否是該邏輯設計中所接受的。產生掩膜組，以使用該元件或修改的元件(如果該元件是不可接受的)來實作該邏輯設計，並且採用該掩膜組，以在半導體基板中及上實作該邏輯設計。
文檔編號H01L27/02GK102629285SQ20121002618
公開日2012年8月8日 申請日期2012年2月7日 優先權日2011年2月7日
發明者R·託帕羅格魯 申請人:格羅方德半導體公司