溝槽結構半導體裝置的製作方法

2023-06-20 04:40:41

專利名稱：溝槽結構半導體裝置的製作方法
技術領域：
本發明涉及一種耐破壞性被改善後的例如IGBT (絕緣柵雙極型晶 體管)或者絕緣柵型場效應電晶體等的溝槽(trench)結構半導體裝置。
背景技術：
例如，在日本特開2005-57028號公報(專利文獻1 )等中公開了具 有用於謀求高耐壓化的溝槽結構的IGBT。如圖1所示，典型的溝槽結 構IGBT在半導體襯底l，之中具有多個溝槽2。半導體襯底l，具有N型 發射極區域3、 P型基極區域4、 N-型基極區域5、 N+型緩沖區域6、 P+ 型集電極區域7、公知的r型降低表面電場(RESURF)區域8、 N+型溝 道截斷環區域9。在溝槽2之中配置有柵極絕緣膜10和具有柵電極功能 的柵極導電體11。發射電極12形成在半導體襯底l，的一個主面21的凹 部33、 34之中以及絕緣膜36之上，並連接到N型發射極區域3和P型 基極區域4，集電極13在半導體襯底l，的另一個主面22連接到P+型集 電極區域7。在使圖1的IGBT進行導通動作時，集電極13的電位高於發射電極 12的電位，且柵極導電體11的電位高於發射電極12的電位。由此，在 與溝槽2相鄰的P+型基極區域4形成溝道，從集電極13向發射電極12 流過電流。在使IGBT截止時，柵極導電體11的電位為低於閾值的值。 由此，P型基極區域4的溝道消失。其結果是，截止時的集電極13和發 射電極12之間的電壓高於導通時的電壓，在P型基極區域4和N-型基 極區域5之間施加比較高的反偏置電壓，如虛線所示，耗盡層14，擴展。但是，對於耗盡層14，的擴展來說，在多個溝槽2中，在配置在半 導體襯底1，的內側的內側溝槽2a的附近和配置在外側的外側溝槽2b的 附近不同。即，在內側溝槽2a的附近，肆毛盡層14，沿著其側面以及底面 良好地擴展，電場集中被良好地緩和。相對於此，在外側溝槽2b的外 側，由於在其外側沒有溝槽，所以，耗盡層14，的擴展受到限制，該外 側溝槽2b的附近的電場強度大於其他部分，在外側溝槽2b的附近，容 易發生擊穿。若發生擊穿，則伴隨於此的大電流集中地流過外側溝槽2b的附近，存在導致IGBT破壞的危險。為了減弱外側溝槽2b附近的電場強度，考慮在外側溝槽2b的外側 形成P型基極區域4較深的部分。由於該P型基極區域4較深的部分具 有擴展耗盡層14，的作用，所以，在外側溝槽2b的附近的電場集中被緩 和。但是，P型基極區域4較深的部分必須利用P型雜質的擴散來形成， 若進行該P型雜質較深的擴散，則P型雜質不僅在深度方向(垂直方向) 擴散，也在橫向(水平方向)擴散，從而該較深的擴散部分的表面積變 大，導致半導體襯底l，的平面尺寸變大。以上，對現有的溝槽結構IGBT進行了敘述，但是，具有溝槽結構 的絕緣柵極型場效應電晶體等其他的半導體裝置也具有與溝槽結構 IGBT同才羊的問題。專利文獻1:日本特開2005-57028號7>報。發明內容本發明所要解決的課題是要求難以破壞的溝槽結構半導體裝置，本 發明的目的是提供一種能夠符合該要求的溝槽結構半導體裝置。用於解決上述課題的本發明涉及溝槽結構半導體裝置，其特徵在 於，具有半導體襯底，其具有彼此對置的一個以及另一個主面、內側溝槽以 及外側溝槽，該內側溝槽在所述一個主面的內側部分/人所述一個主面向 所述另一個主面延伸，該外側溝槽在比所述一個主面的所述內側部分更 靠近外側的部分從所述一個主面向所述另一個主面延伸；第一半導體區域(例如，發射極區域)，形成在所述半導體襯底中， 與所述內側溝槽相鄰配置並具有在所述半導體襯底的所述一個主面露 出的表面，並且，具有第一導電型；第二半導體區域(例如，P型基極區域)，形成在所述半導體襯底中，與所述第一半導體區域相鄰，並在比所述第一半導體區域深的位置 與所述內側以及外側溝槽相鄰，具有在所述半導體襯底的所述一個主面 露出的表面，並且具有第二導電型；第三半導體區域(例如，第一N型基極區域)，形成在所述半導體 襯底中，與所述第二半導體區域和所述內側溝槽這兩者相鄰，並以所述 半導體襯底的所述一個主面為基準形成得比所述內側溝槽深，並且具有第一導電型；第四半導體區域(例如，笫二N型基極區域)，形成在所述半導體 襯底中，與所述第二以及第三半導體區域和所述外側溝槽相鄰，並具有 在所述外側溝槽的外側露出到所述半導體襯底的所述一 個主面的表面， 具有第一導電型並且具有比所述第三半導體區域低的雜質濃度；絕緣膜，設置在所述內側以及外側溝槽的壁面； 溝槽導電體，配置在所述內側以及外側溝槽中，並且隔著所述絕緣 膜與所述內側以及外側溝槽的壁面對置；笫一主電極(例如，發射電極)，與所述第一半導體區域電連接; 第二主電極(例如，集電極)，直接或者通過其他半導體區域與所 述第四半導體區域電連接；柵電極，與所述溝槽導電體電連接。此外，優選上述溝槽結構半導體裝置還具有笫五半導體區域，該第 五半導體區域配置在所述第四半導體區域和所述半導體襯底的所述另 一個主面之間且具有第二導電型，並且，所述第二主電極與所述第五半 導體區域電連接。另外，優選上述溝槽結構半導體裝置還具有第六半導體區域，該笫 六半導體區域配置在所述第四半導體區域和所述第五半導體區域之間並具有第一導電型，並且，具有比所述第四半導體區域高的雜質濃度。另外，將所述笫二主電極作成與所述第四半導體區域進行肖特基接 觸的金屬電極。另外，平面地觀察，所述內側溝槽的外周邊緣的長度總和設定得比 所述外側溝槽的最外側的邊緣的長度總和長。另外，平面地觀察，所述內側溝槽的面積總和設定得比所述外側溝 槽的面積總和大。本發明的第一導電型的第三半導體區域(例如，第一N型基極區域) 具有比第一導電型的第四半導體區域(例如，第二N型基極區域)高的 雜質濃度。因此，導通動作時的基於第二導電型的第二半導體區域和第 一導電型的第三半導體區域之間的PN結的耗盡層的擴展比基於本發明 的未設置第三半導體區域的現有裝置的第二半導體區域和第四半導體 區域之間的PN結的耗盡層的擴展差。其結果是，半導體襯底的包括內 側溝槽的部分比現有裝置容易擊穿。由此，容易擊穿的地方比以往變多。因此，擊穿電流大致均勻地分散流到半導體襯底比較寬的面積，能夠抑 制擊穿電流的集中。其結果是，能夠提供難以破壞的溝槽結構半導體裝置。


圖1是表示現有的IGBT的一部分的剖視圖。圖2是用相當於圖2的A-A線的部分表示本發明實施例1的IGBT 的一部分的剖視圖。圖3是表示圖2的半導體襯底的平面圖。圖4是與圖2同樣地表示本發明實施例2的IGBT的一部分的剖視圖。圖5是與圖2同樣地表示本發明實施例3的FET的一部分的剖^f見圖。 圖6是概略地表示本發明實施例4的IGBT的半導體襯底的平面圖。 圖7是概略地表示本發明實施例5的IGBT的半導體襯底的平面圖。 符號說明1 ~ ld半導體襯底 2溝槽2a、 2ai、 2a2內側溝槽2b、 2c、 2d、 2e、 2bi、 2b2外側溝槽3 發射極區域4 P型基極區域5 N型基極區域31 第一N型基極區域32 第二N型基極區域具體實施方式
下面，參照圖1 ~圖7來說明本發明的實施方式。圖2表示本發明實施例1的作為溝槽結構半導體裝置的IGBT的一 部分。在該圖2中，對與圖1實質上相同的部分標上相同的附圖標記。 圖3概略上或原理上表示構成圖2的IGBT的半導體襯底1的表面。此 外，圖2表示相當於圖3的A-A線的部分。例如由矽構成的半導體襯底1具有相互對置的一個主面21和另一個主面22，並且，具有/人一個主面21向另一個主面22延伸的凹狀槽即 溝槽2。如圖3所示，半導體襯底1的一個主面21具有相互對置的第一 以及第二邊23、 24、和與這些邊成直角地延伸且相互對置的第三以及第 四邊25、 26，形成為四角形。如圖3所示，該實施例1的溝槽2具有格子狀的平面圖形，包括 呈條紋狀配置在半導體襯底1的一個主面21的內側部分的多個(在本 例中為5條)內側溝槽2a;第一以及笫二追加內側溝槽2au、 2a12;配 置在內側部分(相當於在圖3中用虛線表示的第一N型基極區域31的 部分)的左右的外側部分的第一以及第二外側溝槽2b、 2c，該內側部分 包含半導體襯底l的一個主面21的內側溝槽2a和第一以及第二追加內 側溝槽2a!! 、 2a12;配置在內側溝槽2a和笫 一 以及第二追加內側溝槽2a!i 、 2a!2的上下的第三以及第四外側溝槽2d、 2e。在本實施例中，構成溝槽 2的內側溝槽2a、第一以及第二追加內側溝槽2au、 2a12、第一~第四 外側溝槽2b 2e連續地形成，所以，也能夠將內側溝槽2a稱為內側溝 槽部分、將外側溝槽2b~2e稱為外側溝槽部分。另外，也能夠將內側 溝槽2a和第一 ~第四外側溝槽2b ~ 2e在幾何學上分離構成。從圖3可知，多個內側溝槽2a平面地觀察具有長度L，從半導體襯 底1的一個主面21的第三邊21向笫四邊長度方向延伸，且與半導體襯 底1的一個主面21的第一以及第二邊23、 24平行配置，並且彼此具有 預定間隔(優選恆定間隔)。第一外側溝槽2b配置在內側溝槽2a和第 一邊23之間並且與內側溝槽2a平行地延伸。第二外側溝槽2c配置在內 側溝槽2a和第二邊24之間。對於該第二外側溝槽2c來說，為了得到半 導體裝置1的柵極焊盤電極形成區域27,具有凹狀部分28。由於在第 二外側溝槽2c上設置了凹狀部分28,而在凹狀部分28的底部和第三以 及第四外側溝槽2d、 2e之間形成有第一以及第二追加內側溝槽2an、 2a12。當然，也能夠與第一外側溝槽2b同樣地呈直線狀地形成第二外側 溝槽2c。第三以及第四外側溝槽2d、 2e在第三以及第四邊25、 26和內 側溝槽2a之間與第三以及第四邊25、 26平行地配置，並連結到第一以 及第二外側溝槽2b、 2c。多個內側溝槽2a的相互間隔、內側溝槽2a和第一以及第二追加內 側溝槽2au、 2a!2的間隔、第一~第四外側溝槽2b ~ 2e和內側溝槽2a 及第一、第二追加內側溝槽2au、 2a12的間隔分別取為相同。另夕卜，內側溝槽2a、第一以及第二追加內側溝槽2au、 2a12、第一~笫四外側溝 槽2b ~ 2e的深度彼此相同。如圖3那樣平面地觀察，多個內側溝槽2a和第一以及第二追加內 側溝槽2a 、 2a^的外周邊緣(各內側溝槽的入口的邊緣)的長度總和 設定得比外側溝槽2b、 2c、 2d、 2e的最外側的邊緣(與半導體襯底1 的 一 個主面21的笫一 ~第四邊2 3 ~ 2 6相對置的最外側的各外側溝槽的 入口的邊緣)的長度總和長。另外，平面地觀察，多個內側溝槽2a和 第一以及第二追加內側溝槽2au、 2a!2的面積總和設定得大於外側溝槽 2b、 2c、 2d、 2e的面積總和。半導體襯底1具有具有第一導電型的也能稱為第一半導體區域的 N型發射極區域3;具有第二導電型的也能稱為笫二半導體區域的P型 基極區域4;也能稱為漂移區域的N型基極區域5;第二導電型的也能 稱為第五半導體區域的P+型集電極區域7;第一導電型的也能稱為第六 半導體區域的N+型緩沖區域6; p-型降低表面電場區域8; N+型溝道截 斷環區域9。對於N型基極區域5來說，由與在本發明中第一導電型的 稱為第三半導體區域的部分相當的具有比較高的雜質濃度的笫一 N型 基極區域31、和與在本發明中第一導電型的稱為第四半導體區域的部分 相當的N-型(比較低的雜質濃度)的第二N型基極區域32的組合構成。 下面，i，細i兌明各區域。N+型發射極區域3以在半導體襯底1的一個主面21露出的方式形 成，且以與內側溝槽2a、第一以及第二追加內側溝槽2au、 2a12、和第 一~第四外側溝槽2b~2e的入口相鄰的方式配置。該N+型發射才及區域 3利用公知的N型雜質擴散形成。P型基極區域4以與N+型發射極區域3相鄰並且與內側溝槽2、第 一以及第二追加內側溝槽2an、 2a12、第一 ~第三外側溝槽2b ~ 2e相鄰 的方式形成。對於P型基極區域4來說，作為整體形成為島狀，使得其 外周端露出到半導體襯底1的一個主面21。該P型基極區域在第一-第 四外側溝槽2b 2e的外側具有露出到半導體襯底1的一個主面21的表 面。另外，在半導體襯底1的一個主面21,在內側溝槽2a的彼此間形 成有凹部33,且在第一 ~第四外側溝槽2b~2e的外周側形成有凹部34。 這些凹部33、 34以使P型基極區域4露出的方式形成。以半導體襯底l 的一個主面21為基準的P型基極區域的最大深度比溝槽2的最大深度淺。因此，溝槽2貫通P型基極區域4。由此，該實施例的P型基極區 域4被分割為多個部分。在IGBT的導通動作時，在P型基極區域4的 與溝槽2相鄰的部分形成有N型溝道(電流通路)。因此，也能夠將P 型基極區域4稱為溝道形成區域。該P型基極區域4的P型雜質的濃度 具有比N型基極區域5的笫一以及第二N型基極區域31、 32的N型雜 質濃度高的值(例如,lxl017cm-3)。對於構成N型基極區域5的一部分的第一N型基極區域31來說， 根據本發明，用於抑制耗盡層的擴展，是也能夠稱為N型輔助漂移區域 的部分，以半導體襯底1的一個主面21為基準配置在比P型基極區域4 更深的位置並且與P型基極區域4相鄰，並且，也與內側溝槽2a和第 一以及第二追加內側溝槽2an、 2a^相鄰。如在圖3中用虛線劃分所示， 該第一 N型基極區域31僅限定形成在包含內側溝槽2a和第 一以及第二 追加內側溝槽2an、 2a!2的半導體襯底1的內側部分(第一部分)。以 半導體襯底1的一個主面21為基準的第一N型基極區域31的最大深度 比溝槽2深。因此，內側溝槽2a和第一以及第二追加內側溝槽2an、2au 的前端位於第一N型基極區域31中。該第一N型基極區域31的N型 雜質濃度具有高於後述的第二 N型基極區域32的N型雜質濃度且低於 P型基極區域4的P型雜質濃度的值(例如，lxl016cm_3)。上述的專利 文獻1的N型基極區域也具有N型第一區域和N-型第二區域，但是， 在如下這一點上與本實施例的第一N型基極區域31不同，即N型第 一區域以覆蓋與最外周的外側溝槽2b相當的部分的前端的方式形成。 此外，從半導體襯底1的一個主面21擴散N型雜質，由此，形成N型 第一基極區域31。另外，第一N型基極區域31的N型雜質濃度以如下 方式決定圖2所示的內側溝槽2a的前端的耗盡層的寬度Wl與外側溝 槽2b的前端的耗盡層的寬度W2相同或比其小。構成N型基極區域5的N—型(比較低的雜質濃度)的第二 N型基 極區域32是基於在N+緩衝區域6之上使N-型矽外延生長的層的區域， 與第一N型基極區域31相鄰，並且，在第一 第四外側溝槽2b 2e的 附近，與P型基極區域4相鄰且與第一 ~第四外側溝槽2b~2e的從P 型基極區域4向下方突出的部分相鄰，進而，與p-型降低表面電場區域 8以及N+型溝道截斷環區域9相鄰、且在降低表面電場區域8和溝道截 斷環區域9之間露出到半導體襯底1的一個主面21。該第二N型基極區域32與圖1的現有的N型基極區域5，同樣地具有產生公知的傳導率 調製的功能，並具有比第一N型基極區域31的N型雜質濃度低的N型 雜質濃度(例如，lxlO"cnT3),且以半導體襯底1的一個主面21為基 準形成得比第一N型基極區域31深。與在本發明中第二導電型的被稱為第五半導體區域的部分相當的 P+型集電極區域7露出到半導體襯底1的另一主面22，並電連接到在其 下表面配置的集電極13。 P+型集電極區域7具有如下功能在正向偏壓 時供給空穴，使在第一以及第二基極區域31、 32產生公知的傳導率調 制。該P+型集電極區域7也具有作為用於使後述的N+型緩沖區域6以 及其上的區域外延生長的襯底的功能。配置在P+型集電極區域7和笫二 N型基極區域32之間的N+型緩沖 區域6是利用公知的外延生長法形成在P+型集電極區域7上的，並具有 比在其上形成的第一以及第二N型基極區域31、 32高的雜質濃度。該 N+型緩沖區域6具有如下功能抑制從P+型集電極區域7向第二 N型 基極區域32注入的空穴注入量，難以產生封閉(latch up)等。此外， 對於N+型緩沖區域6來說，也可以取代用外延生長法形成，在構成？+ 型集電極區域7的P型半導體襯底上擴散N型雜質而形成。另外，也可 以將N+型緩衝區域6認為是N型基極區域5的一部分。另外，也可以 省略N+型緩衝區域6。在該情況下，使第二N型基極區域32與P+型集 電極區域7直接相鄰。p-型降低表面電場區域8用於使半導體襯底1的一個主面21的電荷 平衡均一化，並與P型基極區域4的外周端相鄰配置，具有比P型基極 區域4低的雜質濃度。N+型溝道截斷環區域9以在降低表面電場區域8的外周側露出到半 導體襯底1的一個主面21的方式形成。在溝槽2的壁面形成有柵極絕緣膜10。此外，該柵極絕緣膜10在 N+型發射極區域3之上延伸。在溝槽2之中配置有由例如具有導電性的 多晶矽構成的柵極導電體11。該柵極導電體11隔著柵極絕緣膜10與P 型基極區域4對置，所以，起到用於在P型基極區域4形成溝道的柵電 極的功能。多個內側溝槽2a、第一以及第二追加內側溝槽2au、 2a^和 第一 ~第四外側溝槽2b ~ 2e之中的各柵極導電體11相互電連接，並且 與在圖3中用虛線表示的柵極焊盤電極35相連接。在半導體襯底l的一個主面21的凹部33、 34形成有發射電才及12。 該發射電極12與露出到凹部33的側壁的N+型發射極區域3相連接，並 且與露出到凹部33以及34的底面的P型基極區域相連接。另外，為了 將由溝槽2分割的多個N+型發射極區域3相互連接，設置有覆蓋柵電極 11和N+型發射極區域3之上的絕緣膜36,並且發射電極12在其上延伸。對於圖2示出的IGBT來說，除了第一N型基極區域31，實質上形 成為與圖1的現有的IGBT相同。因此，圖2的IGBT的基本動作與圖1 的現有的IGBT相同，當使作為第二主電極的集電極13的電位高於作為 第一主電極的發射電極12的電位、並且在柵極導電體11和發射電極12 之間施加閾值以上的柵極電壓時，IGBT變為導通狀態，在P型基極區 域4形成有N型溝道，在集電極13、 P+型集電極區域7、緩沖區域6、 N型基極區域5、 P型基極區域4的溝道、發射極區域3以及發射電極 12的^各徑流過電流。在上述導通狀態下，當使柵極導電體11和發射電極12之間的柵極 控制電壓下降到閾值以下時，P型基極區域4的溝道消失，IGBT變為截 止狀態。在發射電極12和集電極13之間通過電阻等電路要素施加直流 電源電壓，因而在IGBT為截止狀態時，集電極13的電位高於發射電極 12的電位，在P型基極區域4和第一以及第二N型基極區域31、 32之 間的PN結上施加有反偏置電壓。因此，從這些PN結開始主要在第一 以及第二N型基極區域31、 32側，如在圖2中用虛線所示那樣，耗盡 層14擴展。此時，內側溝槽2a的前端側部分由雜質濃度比第二N型基 極區域32高的第一N型基極區域31包圍，所以，此處的耗盡層的擴展 比與外側溝槽2b相鄰的第二 N型基極區域32中的耗盡層的擴展差。即， 內側溝槽2a的前端的耗盡層的寬度Wl與外側溝槽2b的前端的耗盡層 的寬度W2相同或比其小。因此，在IGBT截止期間，當在集電極13和 發射電極12之間施加較高的電壓時，與外側溝槽2b的附近相比，首先 或者同時在內側溝槽2 a的附近產生擊穿。五個內側溝槽2 a的長度方向 的兩側的邊緣的各長度L的總和A為5 x 2 x L=10 x L,笫一以及第二外 側溝槽2b、 2c的與內側溝槽2a平行延伸的部分的最外側的邊緣的長度 的總和B為2xL。因此，總和A大於總和B。另外，平面地觀察，多 個內側溝槽2a和第一以及第二追加內側溝槽2au、 2a!2的面積的總和設 定得大於外側溝槽2b、 2c、 2d、 2e的面積的總和。其結果是，圖2的本實施例的IGBT的半導體襯底1中的內側溝槽2a附近的擊穿容易發生的 地方的總面積大於圖1的現有IGBT的半導體村底l'中的外側溝槽2b 附近的擊穿容易發生的地方的總面積。這樣，當擊穿容易發生的地方的 面積變大時，基於擊穿的電流大致均勻地分散流過，從而電流的集中被 抑制，IGBT難以破壞，IGBT的破壞耐量提高。 實施例2下面，參照圖4說明實施例2的IGBT。其中，在圖4以及後述的 圖5~圖7中，對與圖2~圖3實質上相同的部分標上相同的附圖標記， 並省略其說明。圖4的IGBT設置從圖2的半導體襯底1中省去了 N+型緩衝區域6 和P+型集電極區域7的半導體襯底la,且設置與第二N型基極區域32 進行肖特基勢壘(schottky barrier)接觸的肖特基勢壘電極13a,其他形 成為與圖2相同。在IGBT導通動作時，由於肖特基勢壘電極13a的電 位高於發射電極12的電位，所以，肖特基勢壘處於正向偏壓狀態，從 肖特基勢壘電極13a向第一以及第二N型基極區域31、 32注入空穴， 與圖2的IGBT同樣地產生傳導率調製，從而起到集電極功能的肖特基 勢壘電極13a和發射電極12之間的正向電壓變小。圖4的變形後的IGBT與圖2的IGBT同樣地具有第一以及第二N 型基極區域31、 32，所以，具有與圖2的實施例1相同的效果。實施例3在圖5示出了實施例3的溝槽結構絕緣柵型場效應電晶體即FET。 該FET的半導體襯底lb相當於將圖2的IGBT的半導體襯底1的N+型 緩衝區域6和P+型集電極區域7置換成N+型漏極區域40後的襯底。圖 5的N+型源極區域3'、 P型基極區域4'、 N型漏極區域31'、 N-型漏極 區域32，與圖4的N+型發射極區域3、 P+型基極區域4、第一N型基極 區域31、以及第二N型基極區域32同樣地形成。與圖2的發射電極12 相對應的圖5的源極電極12'連接到N+型源極區域3，和P型基極區域4'。 與圖2的集電極13相對應的圖5的漏電極13，連接到N+型漏極區域40。圖5的FET的N型漏極區域31，和TSr型漏極區域32，與圖2的IGBT 的第一以及第二N型基極區域31、 32同樣地關係到截止動作時的耗盡 層14的擴展。因此，根據圖5的實施例3，能夠提供一種具有高耐壓且 難以石皮壞的溝槽結構FET。實施例4圖6概略地表示實施例4的IGBT的半導體襯底lc。對於該實施例 4的IGBT來說，除改變圖2以及圖3所示的半導體村底1的內側溝槽 2a、外側溝槽2b 2e、發射極區域3、 P型基極區域4、降低表面電場 區域8、溝道截斷環區域9、第一以及第二N型基極區域31、 32的平面 形狀外，實質上形成為與圖2以及圖3相同。圖6的4個內側溝槽2a!和12個外側溝槽2bi相互分離且網狀地-見 則地配置。為了便於圖示，僅示出4個內側溝槽2a!，但是，實質上還 具有多個(例如36個)內側溝槽2a!，另外，還具有多個(例如28個) 外側溝槽2h。另外，實際上內側溝槽2ai的總和多於外側溝槽2t^的總 和。N+型發射極區域3a具有呈環狀地包圍四角型的內側溝槽2a!以及外 側溝槽2bi的圖形。P型基極區域4a具有包圍內側溝槽2a!、外側溝槽 2b!以及發射極區域3a的格子狀圖形。對於以虛線所示的第一 N型基極 區域31b來說，以平面地觀察包圍內側溝槽2ai的方式形成。對於N-型 第二 N型基極區域32b來說，在p-型降低表面電場區域8a和N+型溝道 截斷環區域9a之間呈環狀地露出到一個主面10。此外，橫切圖6的半 導體襯底lc的內側溝槽2a!以及外側溝槽的縱剖面的形狀本質上與 圖2相同。內側溝槽2a!和外側溝槽具有相同的深度並且具有實質上相同 的圖形。若將例如36個內側溝槽2a!以及例如28個外側溝槽的一 邊的長度分別設為Ll，則28個外側溝槽2th的最外側的邊的長度的總 和為32xLl， 36個內側溝槽2ai的四邊長度的總和為4 x 36 x Ll = 144 x Ll,內側溝槽2a!的外周邊緣(邊)的長度的總和比外側溝槽2bi的最 外側的邊緣(邊)的長度的總和長。在圖6中，第一N型基極區域31b 以與圖2的第一N型基極區域31同樣的原理以包圍內側溝槽2a!的方式 形成，所以，在內側溝槽2a!的附近容易發生擊穿。因此，根據圖6的 實施例4,也能夠與圖2以及圖3的實施例1同樣地，抑制擊穿時的電 流的集中，能夠得到與圖2以及圖3的實施例1同樣的效果。實施例5圖7表示實施例5的IGBT的半導體襯底ld。對於該實施例5的IGBT 來說，對圖2的實施例1的IGBT的內側溝槽2a、外側溝槽2b、發射極 區域3、 P型基極區域4、笫一以及第二N型基極區域31、 32、降低表面電場區域8、以及溝道截斷環區域9的圖形分別變形，設置與這些對 應的內側溝槽2a2、外側溝槽2b2、發射極區域3b、 P型基極區域4b、 第一以及第二 N型基極區域31c、 32c、降低表面電場區域8b、溝道截 斷環區域9b,其他部分形成為與圖1以及圖2相同。直線延伸的5個內側溝槽2a2相互平行地配置。外側溝槽2b2以呈 環狀地包圍內側溝槽2a2的方式形成。發射極區域3b以包圍內側溝槽 2a2的方式形成，並且呈環狀地配置在外側溝槽2b2的內側。但是，也可 以僅在內側溝槽2a2的長度方向的兩側配置發射極區域3b,或者省略與 外側溝槽2b2的內側相鄰的發射極區域3b。 P型基極區域4b以包圍內側 發射極區域3b的方式露出到半導體襯底ld的一個主面，並且以呈環狀 包圍外側溝槽2b2的方式露出。如虛線劃分所示那樣，平面地觀察，第 一N+型基極區域31c以包圍內側溝槽3b的全部的方式配置。在半導體 襯底ld的一個主面，第二N型基極區域32c在環狀降低表面電場區域 8b和環狀溝道截斷環區域9b之間露出。包含圖7的半導體襯底ld的 IGBT的剖面本質上與圖2相同。在圖7中，在將內側溝槽2a2的長度方向的長度設為La、將外側溝 槽2b2的在與內側溝槽2a2相同方向上延伸的部分的長度設為Lb時，5 個內側溝槽2a2的長度方向的邊緣的長度的總和5 x 2 x La大於外側溝槽 2b2的在與內側溝槽2a2相同方向上延伸的部分的最外側的邊緣的長度 的總和2xLb。第一N型基極區域31c與圖2以及圖3同樣地以與內側 溝槽2a2的前端部分相鄰的方式形成。因此，在使用了圖7的半導體襯 底ld的IGBT中，也與圖2的實施例1同樣，在形成有半導體襯底ld 的內側溝槽2a2的內部部分(第一部分)容易發生擊穿。其結果是，根 據實施例5,也能夠得到與實施例1相同的效果。本發明並不限於上述實施例，例如，可進行如下變形。(1 )圖6的內側溝槽2a!和外側溝槽2b!的圖形、以及圖7的內側 溝槽2a2和外側溝槽2b2的圖形也能夠應用於FET。(2 )在圖2以及圖4的IGBT中，在外側溝槽2b的外側也能夠設 置N+型發射極區域3。另外，在圖2以及圖4中，也能夠省略與外側溝 槽2b的內側相鄰的N+型發射極區域3 。(3 )在圖5的FET中，也能夠在外側溝槽2b的外側設置N+型源 極區域3，。另外，在圖5中，也能夠省略與外側溝槽2b的內側相鄰的N+型源極區域3'。(4) 在圖6中，能夠省略包圍外側溝槽2b!的N+型發射極區域3a。(5) 能夠使半導體襯底1、 la、 lb、 lc中的各區域的導電型與實 施例相反。(6 )能夠在外側溝槽2b、 2b" 2b2的外側設置公知的保護環(guard ring)區域、或場電極或者這二者。(7) 能夠將圖2的P+型集電極區域7、圖5的N+型漏極區域40分 別導出到半導體襯底l、 lb的一個主面21側，將集電極13、漏電極13， 分別設置在半導體襯底l、 lb的一個主面21側。(8) 優選P型基極區域4的下表面平坦，但是，根據情況，也可 以如上述專利文獻1所述那樣具有突出部分。(9) 優選圖2的寬度Wl、 W2的關係為W1〈W2。但是，也能夠 為W1=W2。
權利要求
1.一種溝槽結構半導體裝置，其特徵在於，具有半導體襯底，其具有彼此對置的一個以及另一個主面、內側溝槽以及外側溝槽，該內側溝槽在所述一個主面的內側部分從所述一個主面向所述另一個主面延伸，該外側溝槽在比所述一個主面的所述內側部分更靠近外側的部分從所述一個主面向所述另一個主面延伸；第一半導體區域，形成在所述半導體襯底中，與所述內側溝槽相鄰配置並具有在所述半導體襯底的所述一個主面露出的表面，並且，具有第一導電型；第二半導體區域，形成在所述半導體襯底中，與所述第一半導體區域相鄰，並在比所述第一半導體區域深的位置與所述內側以及外側溝槽相鄰，具有在所述半導體襯底的所述一個主面露出的表面，並且具有第二導電型；第三半導體區域，形成在所述半導體襯底中，與所述第二半導體區域和所述內側溝槽這兩者相鄰，並以所述半導體襯底的所述一個主面為基準形成得比所述內側溝槽深，並且具有第一導電型；第四半導體區域，形成在所述半導體襯底中，與所述第二以及第三半導體區域和所述外側溝槽相鄰，並具有在所述外側溝槽的外側露出到所述半導體襯底的所述一個主面的表面，具有第一導電型並且具有比所述第三半導體區域低的雜質濃度；絕緣膜，設置在所述內側以及外側溝槽的壁面；溝槽導電體，配置在所述內側以及外側溝槽中，並且隔著所述絕緣膜與所述內側以及外側溝槽的壁面對置；第一主電極，與所述第一半導體區域電連接；第二主電極，直接或者通過其他半導體區域與所述第四半導體區域電連接；柵電極，與所述溝槽導電體電連接。
2. 如權利要求1的溝槽結構半導體裝置，其特徵在於 還具有第五半導體區域，該第五半導體區域配置在所述第四半導體區域和所述半導體襯底的所述另 一個主面之間且具有第二導電型， 並且，所述第二主電極與所迷第五半導體區域電連接。
3. 如權利要求2的溝槽結構半導體裝置，其特徵在於還具有第六半導體區域，該第六半導體區域配置在所述第四半導體 區域和所述第五半導體區域之間並具有第一導電型，並且，具有比所述 第四半導體區域高的雜質濃度。
4. 如權利要求1的溝槽結構半導體裝置，其特徵在於所述第二主電極是與所述第四半導體區域進行肖特基接觸的金屬 電極。
5. 如權利要求1的溝槽結構半導體裝置，其特徵在於平面地觀察，所述內側溝槽的外周邊緣的長度總和設定得比所述外 側溝槽的最外側的邊緣的長度總和長。
6. 如權利要求1的溝槽結構半導體裝置，其特徵在於平面地觀察，所述內側溝槽的面積總和設定得比所述外側溝槽的面 積總和大。
全文摘要
本發明涉及溝槽結構半導體裝置。IGBT的半導體裝置(1)具有內側溝槽(2a)和外側溝槽(2b)。與各溝槽(2a、2b)相鄰地設置有發射極區域(3)。與發射極區域(3)以及各溝槽(2a、2b)相鄰地設置P型基極區域(4)。與內側溝槽(2a)相鄰地設置第一N型基極區域(31)。與外側溝槽(2b)和第一N型基極區域(31)相鄰地設置雜質濃度比第一N型基極區域(31)低的第二N型基極區域(32)。在施加過電壓時，在內側溝槽(2a)的附近發生擊穿，電流的集中被緩和，防止IGBT的破壞。
文檔編號H01L29/06GK101331609SQ20068004692
公開日2008年12月24日 申請日期2006年12月11日 優先權日2005年12月14日
發明者鳥居克行 申請人:三墾電氣株式會社