一種基於fpga的片上網絡路由器的製作方法

2023-06-11 06:48:31

專利名稱：一種基於fpga的片上網絡路由器的製作方法
技術領域：
本發明涉及片上多處理器核間通信技術領域，具體涉及ー種基於FPGA的片上網絡路由器。
背景技術：
片上系統是目前較為成熟的集成電路設計方法，其設計思想是從系統的整體出發，在單個晶片上完成整個系統的功能。隨著半導體エ藝技術的不斷進步，晶片也朝著小型化、複雜化的方向迅速發展。片上系統規模的進ー步增大使得集成在単一晶片上IP核的數量越來越多，需要更高的帶寬來滿足系統的要求。然而金屬線寬和間距的減小，不僅帶來線上寄生電阻的増加，同時導致線間耦合電容的増大，嚴重限制了總線帶寬並使功耗急劇增カロ。使片上系統在設計過程中遇到了通信能力難以滿足系統需求、全局時鐘難以同步等問題，制約了集成在単一晶片上IP核的規模和數量。 片上網絡(Network-on-chip, NoC)借鑑了計算機網絡通信的思想，用路由和分組交換技術代替傳統的總線通訊方式，組成具有計算、通信功能的完整系統。同時，使用全局異步局部同步(Globally Asynchronous Locally Synchronous—GALS)機制，姆一個資源節點都工作在自己的時鐘域，而不同的資源節點之間則通過OCN進行異步通訊，很好地解決了總線結構的単一時鐘同步問題，從而徹底解決了龐大的時鐘樹所帯來的功耗和面積問題。路由節點作為片上網絡的重要組件，負責根據源節點與目標節點的地址，按照一定的路由算法分配路徑，實現源節點與目的節點之間的數據通信。路由節點是構建片上網絡的基礎，其性能的好壞對片上系統的設計和性能起著至關重要的作用。與並行計算機、網際網路以及計算機網絡相比，片上網絡有著嚴格的功耗和資源的限制，所以要設計結構簡單、資源使用率低、高效、低功耗和可復用的片上網絡路由器對組建片上網絡系統至關重要。

發明內容
本發明所要解決的技術問題是提供一種基於FPGA的片上網絡路由器，其具有結構簡單、資源使用率低、低功耗和可復用的特點，並可以通過IP復用技術組成通信網絡，應用在片上網絡系統中。為解決上述問題，本發明所設計的一種基於FPGA的片上網絡路由器，通過IP復用將多個路由器連接在一起，組成通信網絡。上述每個路由器主要由交換開關和n+1個方向的端ロ鏈路模塊組成，其中η是與當前路由器相鄰路由器的個數；交換開關，負責路由器內部各端ロ鏈路模塊之間的數據交換；每個方向的端ロ鏈路模塊均包括輸入虛通道緩存模塊、虛通道控制器、路由解碼器和請求仲裁器；其中，輸入虛通道緩存模塊，包括虛通道寫選擇器、虛通道、虛通道讀選擇器；虛通道寫選擇器，根據虛通道控制器給出的虛通道號選擇要寫的虛通道；虛通道讀選擇器，根據路由解碼器給出的虛通道號選擇要要讀的虛通道；虛通道由至少2個並接在虛通道寫選擇器和虛通道讀選擇器之間的異步先進先出數據緩存器組成，用以緩存上個路由器轉發過來的數據；虛通道控制器，在收到上個路由器的相鄰方向請求仲裁器發出的請求信號後，根據當前網絡擁塞狀況選擇一條虛通道同時給上個路由器應答信號；路由解碼器，在虛通道中有數據時，根據虛通道使用情況選擇由虛通道控制器送來的頭微片信息，調用路由計算函數並得出下一跳的方向，向對應方向發送請求信號，建立輸入與輸出方向的鏈路；請求仲裁器，當有多個方向的路由解碼器向同一個方向發請求信號時，用輪詢的方式，選擇其中ー個方向的請求信號作為最終請求信號，擁有輸出通道的使用權，井向下個 路由器發送申請。上述方案中，所述交換開關由n+1個η選I的多位多路選擇器構成。上述方案中，所述虛通道寫選擇器和虛通道讀選擇器最好均由ー個多路選擇開關構成。上述方案中，虛通道最好由4個並接在虛通道寫選擇器和虛通道讀選擇器之間的異步先進先出數據緩存器組成。上述方案中，所述多個路由器最好採用規則ニ維網格即2D_Mesh拓撲結構相互連接。上述方案中，與當前路由器相鄰路由器的個數為4個(n=4)，即每個路由器包括5個方向的端ロ鏈路模塊組成，這5個方向的端ロ鏈路模塊分別為東方向端ロ鏈路模塊、南方向端ロ鏈路模塊、西方向端ロ鏈路模塊、北方向端ロ鏈路模塊和本地方向端ロ鏈路模塊。本發明採用規則的2D_Mesh拓撲結構，基於虛通道技術的蟲洞數據交換方式以及無死鎖的確定性XY維路由算法實現。每個路由器包含ー個交換開關和五個方向的端ロ鏈路模塊。每個方向採用相同的電路結構，即包括虛通道控制器、輸入虛通道緩存模塊、路由解碼器和請求仲裁器。虛通道控制器負責根據網絡擁塞狀況分配使用虛通道並完成對輸入請求的響應，每個方向配置ー個。路由解碼器用來選擇路由的方向，每個方向配置ー個。請求仲裁器採用輪詢的方式響應應答信號，每個方向在輸出通道配置ー個。用硬體描述語言Verilog完成各部分的功能設計,在ModeSim仿真軟體下進行功能仿真,並且在基於FPGA的NoC系統上實現了路由器的功能。與現有技術相比，本發明具有如下特點(I)使用了無死鎖的確定性XY路由算法，簡化了路由解碼器的電路，節省了資源的使用；(2)使用了虛通道技術，虛通道由四個異步FIFO組成，降低了網絡的擁塞程度，同時實現了 GALS技術；( 3)每個輸入虛通道配置一個虛通道控制器和路由解碼器，輸出通道不使用緩存，只需要配置請求仲裁器，數據由ー個方向的輸入虛通道通過交換開關，直接交換到下個路由器的輸入虛通道中，降低了緩存的使用；(4)採用ASIC設計流程方法，將路由器分模塊設計，用Verilog硬體描述語言實現功能設計，並在FPGA晶片上實現路由器，應用在片上網絡系統中，具有一定的實際意義。


圖I為ー種基於FPGA的片上網絡路由器結構模型(採用2D_Mesh拓撲結構的3 X 3片上網絡，圖中R表示路由節點，NI表示資源網絡接ロ，S表示資源節點，IC內部通道，EC外部通道)。圖2為ー個路由器的整體結構圖。圖3為數據格式圖。圖4為路由器的其中ー個方向端ロ鏈路模塊組成結構。圖5為交換開關示意圖。
具體實施例方式
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一種基於FPGA的片上網絡路由器，通過IP復用將多個路由器連接在一起，組成通信網絡。多個路由器之間可以採用ニ維甚至是三維拓撲結構，如網格型、蜂窩型、星型、或混合型等等。但在本發明中，所述多個路由器採用規則ニ維網格拓撲結構連接。圖I所示的本實施例一種基於FPGA的片上網絡路由器採用2D-Mesh拓撲結構的3X3片上網絡，其中包括9個路由器，每個路由器功能和電路組成結構相同。上述9個路由器中，只有中間的路由器與周圍4個路由器都相連，其他路由器只需連接2個或者3個路由器，剰餘端ロ可以不用配置，從而節省晶片面積。圖2為ー個路由器的結構圖。每個路由器主要由交換開關和n+1個方向的端ロ鏈路模塊組成，其中η為與當前路由器相鄰路由器的個數。由於本實施例採用2D-Mesh拓撲結構，因此當前路由器相鄰路由器的個數為4個(n=4)，即每個路由器均包括交換開關(crossbar)、以及5個方向的端ロ鏈路模塊即東(East)、南(South)、西(West)、北(North)、本地(Local )5個方向，每個方向的端ロ鏈路模塊採用相同的電路結構。本地方向端ロ鏈路模塊與本地的資源節點完成計算任務的各種形式的IP核，負責轉發本地資源節點發出的以及接收到的數據；另外4個方向端ロ鏈路模塊即東南西北4個方向端ロ鏈路模塊與其它路由器連接。 交換開關，負責路由器內部各端ロ鏈路模塊之間的數據交換,並將數據從ー個端ロ鏈路模塊的輸入緩衝中交換到另ー個端ロ鏈路模塊的輸入緩衝，以建立兩個方向之間的連結。所述交換開關由n+1個η選I的多位多路選擇器構成。在本實施例中，可認為是由5個4選I的多位多路選擇器組成。每個方向的端ロ鏈路模塊均包括輸入虛通道緩存模塊、虛通道控制器、路由解碼器和請求仲裁器。其中，輸入虛通道緩存模塊，包括虛通道寫選擇器、虛通道、虛通道讀選擇器。虛通道寫選擇器和虛通道讀選擇器均由ー個多路選擇開關構成。虛通道寫選擇器，根據虛通道控制器給出的虛通道號選擇要寫的虛通道。虛通道讀選擇器，根據路由解碼器給出的虛通道號選擇要要讀的虛通道。虛通道由至少2個並接在虛通道寫選擇器和虛通道讀選擇器之間的異步先進先出數據緩存器(異步FIFO)組成。虛通道不僅用來緩存上個路由器轉發過來的數據，而且異步FIFO的讀、寫時鐘可以異步，這樣路由器與路由器之間就可以使用不同步的時鐘，資源節點與路由器也可使用不同步的時鐘，實現GALS技木。在本實施例中，所述虛通道由4個並接在虛通道寫選擇器和虛通道讀選擇器之間的異步先進先出數據緩存器組成。虛通道控制器，在收到上個路由器的相鄰方向請求仲裁器發出的請求信號後，根據當前網絡擁塞狀況選擇一條虛通道同時給上個路由器應答信號。ー個方向端ロ鏈路模塊上的所有虛通道由I個虛通道控制器控制。上述請求信號是與當前路由器相鄰的路由器發出來的，比如說第一路由器和第二路由器相連，第一路由器在左邊，第二路由器在右邊。那麼二者相鄰的兩個方向就是第一路由器的東方向和第二路由器的西方向，第二路由器的西方向虛通道控制器的請求信號只可能是第一路由器的東方向發來的，同樣第一路由器的東方向的請求信號只可能是第二路由器的西方向發出來的。本發明中虛通道控制器的作用有兩個第一，根據當前網絡擁塞情況選擇一條空閒的虛通道；第二，保證ー個完整的數據包不會亂序到達目的節點。當收到相鄰節點請求仲裁器發出的請求信號後，虛通道控制器根據當前網絡擁塞狀況選擇一條可寫的虛通道用來 接收上個路由器發來的數據同時給相鄰節點應答信號。虛通道共享物理通路的同時會競爭物理通路的使用權，而且在數據包傳遞過程中，可能要經過多個路由単元才能到達目的節點，這樣ー個完整的數據包就會以微片形式存在於多個路由單元的緩存中。與此同時其他數據包的微片也可能會向這個方向的虛通道發申請，發生堵塞時，路由計算單元接收到數據時並不知道目前申請的幀是否與上個幀屬於同一個數據包。若來自兩個不同數據包的幀目的節點一致，接收端資源節點會誤將這兩個幀作為同一個數據包的數據進行處理，所以為了保證數據包的完整性本實施例採用以下處理方式虛通道控制器收到相鄰路由器發出的請求信號後，先判斷當前請求的數據幀與發生堵塞的數據幀是否屬於同一個數據包，若來自同一個數據包，此次請求失敗，說明上一個數據包傳遞過程中發生了堵塞；若不屬於同一個數據包，給出應答信號，並選擇其中一條虛通道用來接收相鄰節點發來的數據。這樣就可以保證一個數據包的多個幀在同一個虛通道中傳遞，發生堵塞時其他數據包的幀在其他虛通道中傳遞，接收端收到的將是ー個完整的數據包而不會再插入其他數據包的幀。每個方向端ロ模塊僅用一個虛通道控制器來控制，而不是每個虛通道都是用ー個控制器，簡化了電路的複雜度，節省了片上資源。路由解碼器，是每個方向鏈路端ロ的核心部件，負責建立輸入方向到輸出方向之間的鏈路。在虛通道中有數據時，根據虛通道使用情況選擇由虛通道控制器送來的頭微片信息，調用路由計算函數，並得出下一跳的方向，向對應方向發送請求信號，建立輸入與輸出方向的鏈路。在本實施例中，路由解碼器包括路由計算和控制兩個模塊，計算模塊負責解碼地址信息以確定要路由的方向；控制模塊則依據計算模塊確定的地址向向下一跳發送請求信號，當得到應答信號後根據當前虛通道使用情況控制虛通道讀選擇器，建立輸入與輸出之間的鏈路。同樣每個方向只用ー個路由解碼器，降低了資源的使用率。請求仲裁器，當有多個方向的路由解碼器向同一個方向發請求信號時，用輪詢的方式，選擇其中ー個方向的請求信號作為最終請求信號，擁有輸出通道的使用權，井向下個路由器發送申請。本發明是在基於FPGA硬體平臺上實現的，所以路由器的設計採取ASIC的基本設計流程，使用自頂向下的設計策略。首先給出路由器的功能定義和子模塊的劃分，然後用Verilog硬體描述語言設計,功能驗證正確後組成一個完整方向端ロ鏈路模塊，由五個端ロ鏈路模塊和交換開關一起組成ー個完整的路由器。再使用IP復用技術，用9個路由器組成通信網絡，並在基於FPGA晶片上搭建的片上網絡系統中實現了片上網絡數據通信的功能。為了避免路由過程中死鎖的發生，本發明採用蟲洞路由交換方式，並加入虛通道技術，以減小通道的阻塞概率。使用最短路徑的確定性源路由算法-XY維序路由算法，可以有效降低電路的複雜度和資源使用率。』一個完整的數據包被分成若干個微片(flit)，為了能使數據包正確到達目的節點，將微片分為3種類型，即頭微片、數據微片和尾微片。頭微片攜帯數據包源地址、目的地址、數據包長度等信息。尾微片代表著數據包的終結。數據微片存在於二者之間，是要傳遞的有效數據。數據結構圖如圖3所示。數據在網絡中的流程如下首先由資源節點將打包好的數據以及ー些握手信號發送到資源網絡接ロ，接ロ根據數據包信息給微片添加頭類型信息，然後向本地方向發送申請，本地方向的虛通道控制器收到請求信號後，根據當前網絡狀況決定是否響應請求，若當前可以接收數據，則反饋給接ロ應答信號，令其將數據存入異步先進先出數據緩存器中；檢測到有數據進入的頭解碼器根據頭微片中攜帯的地址信息向對應方向的請求仲裁器發送請求信號，得到請求仲裁器的應答信號後，將數據從異步先進先出數據緩存器中取出，通過交換開關，由請求的方向輸出端ロ輸出，進而進入到下個路由器的虛通道中，完成了一次從ー個方向轉發到另ー個方向，也就是從ー個路由器交換到了下個路由器中。每個模塊的工作過程和原理詳細介紹如下數據進入一個路由器的某ー個方向時，在ー個方向的工作過程如下在圖4中，當虛通道控制器收到相鄰節點請求仲裁器發出的請求信號後，先判斷是否有數據包在當前路由器中發生了堵塞，若發生堵塞，判斷當前請求的數據幀與發生堵塞的數據幀是否屬於同一個數據包，若來自同一個數據包,此次請求失敗,說明上一個數據包傳遞過程中發生了堵塞；若沒有發生堵塞或者當前請求的數據幀與發生堵塞的數據幀不屬於同一個數據包，給出應答信號，並選擇其中一條空的虛通道用來接收相鄰節點發來的數據，由虛通道寫選擇器控制接收相鄰節點發來的數據。發生堵塞時，來自同一個數據包的後續數據不會得到應答；來自不同的數據包的數據可以得到應答，這樣就可以保證一個數據包的多個幀在同一個虛通道中傳遞，發生堵塞時其他數據包的幀在其他虛通道中傳遞，接收端收到的將是ー個完整的數據包而不會再插入其他數據包的幀。給出應答信號及虛通道選擇號以後，由虛通道緩存模塊將數據保存在本路由器中。虛通道寫選擇器是ー個多路選擇開關，當接收到虛通道控制器發來的信號後，將輸入即來自上ー節路由器的數據和FIFO寫使能標誌，根據虛通道控制器給出的相關控制信號，賦值給對應的虛通道，使數據順序地寫入某個異步先進先出數據緩存器。當檢測到有可讀虛通道時，路由解碼器根據虛通道使用情況選擇由虛通道控制器送來的頭微片信息，調用路由計算函數，判斷要轉發的方向，向該方向請求仲裁器發送請求信號，一旦得到響應信號，解碼器控制虛通道讀選擇器讀出虛通道的數據並送到交換開關，從而建立鏈路，若得不到應答信號或輸入虛通道讀空時，斷開與交換開關的連結並選擇其他非空出入虛通道進行數據傳輸。路由計算函數的偽代碼如下if (x_0的地址<x_當前地址)
向西方向前進else if(X_目的地址>X_當前地址)
向東方向前進 else if (X_目的地址==X—當前地址) if (Y_目的地址<Υ_當前地址)
向南北方向前進
else If (Y—目的地址〉Y—當前地址)
向北方向前進 else到達目的路由請求仲裁器要接收來自本地路由解碼器其他4個方向的請求信號，但同一時間只能給ー個方向應答信號，所以採用輪詢的機制處理四個方向的請求信號，選擇ー個方向的請求信號井向下個路由發送申請，得到響應後，給該方向的路由解碼器準許應答信號，待請求信號消失後繼續輪詢其他方向 的請求信號。交換開關的功能是將數據從ー個端ロ的輸入緩衝中交換到另ー個端ロ的輸入緩衝中。內部結構可認為是由5個4選I的多路選擇器組成，其結構圖如圖5所示，數據進入交換開關的某一方向端ロ時，由選擇器根據幾個方向之間的選擇信號選擇輸出的通道，使得輸入與輸出端ロ建立鏈路，將數據轉發出到另ー個方向。幾個選擇器可以同時工作，也就是路由器內部可以同時進行多個方向之間的數據轉發。按著上述過程可以完成數據從ー個路由轉發到下ー個路由的過程，從而完成資源節點之間通過路由器組成的網絡進行數據通信的目的。本發明採用的路由算法易實現，組成結構簡単，佔用資源少，並且可以應用在基於FPGA的NoC系統中。
權利要求
1.一種基於FPGA的片上網絡路由器，包括多個連接在一起的路由器，其特徵在於每個路由器主要由交換開關和n+1個方向的埠鏈路模塊組成，其中η是與當前路由器相鄰的路由器個數； 交換開關，負責路由器內部各埠鏈路模塊之間的數據交換； 每個方向的埠鏈路模塊均包括輸入虛通道緩存模塊、虛通道控制器、路由解碼器和請求仲裁器；其中， 輸入虛通道緩存模塊，包括虛通道寫選擇器、虛通道、虛通道讀選擇器；虛通道寫選擇器，根據虛通道控制器給出的虛通道號選擇要寫的虛通道；虛通道讀選擇器，根據路由解碼器給出的虛通道號選擇要要讀的虛通道；虛通道由至少2個並接在虛通道寫選擇器和虛通道讀選擇器之間的異步先進先出數據緩存器組成，用以緩存上個路由器轉發過來的數據； 虛通道控制器，在收到上個路由器的相鄰方向請求仲裁器發出的請求信號後，根據當前網絡擁塞狀況選擇一條虛通道同時給上個路由器應答信號； 路由解碼器，在虛通道中有數據時，根據虛通道使用情況選擇由虛通道控制器送來的頭微片信息，調用路由計算函數並得出下一跳的方向，向對應方向發送請求信號，建立輸入與輸出方向的鏈路； 請求仲裁器，當有多個方向的路由解碼器向同一個方向發請求信號時，用輪詢的方式，選擇其中一個方向的請求信號作為最終請求信號，擁有輸出通道的使用權，並向下個路由器發送申請。
2.根據權利要求I所述的一種基於FPGA的片上網絡路由器，其特徵在於所述交換開關由η+1個η選I的多位多路選擇器構成。
3.根據權利要求I所述的一種基於FPGA的片上網絡路由器，其特徵在於所述虛通道寫選擇器和虛通道讀選擇器均由一個多路選擇開關構成。
4.根據權利要求I所述的一種基於FPGA的片上網絡路由器，其特徵在於所述虛通道由4個並接在虛通道寫選擇器和虛通道讀選擇器之間的異步先進先出數據緩存器組成。
5.根據權利要求I 4所述的一種基於FPGA的片上網絡路由器，其特徵在於所述多個路由器採用規則二維網格拓撲結構連接。
6.根據權利要求5所述的一種基於FPGA的片上網絡路由器，其特徵在於與當前路由器相鄰路由器的個數η=4，即每個路由器包括5個方向的埠鏈路模塊組成，這5個方向的埠鏈路模塊分別為東方向埠鏈路模塊、南方向埠鏈路模塊、西方向埠鏈路模塊、北方向埠鏈路模塊和本地方向埠鏈路模塊。
全文摘要
本發明公開一種基於FPGA的片上網絡路由器，通過IP復用將多個路由器連接在一起，組成通信網絡。上述每個路由器主要由交換開關和n+1個方向的埠鏈路模塊組成，其中n是與當前路由器相鄰路由器的個數；每個方向的埠鏈路模塊均包括輸入虛通道緩存模塊、虛通道控制器、路由解碼器和請求仲裁器。本發明具有結構簡單、資源使用率低、低功耗和可復用的特點，並可以通過IP復用技術組成通信網絡，應用在片上網絡系統中。
文檔編號H04L12/56GK102685017SQ201210186400
公開日2012年9月19日 申請日期2012年6月7日 優先權日2012年6月7日
發明者任智新, 唐海, 胡聰, 莫瑋, 許川佩 申請人:桂林電子科技大學