在CMOS工藝中單片集成光子元件與電子元件的製作方法

2023-06-11 08:10:06 2

分案申請的相關信息

本案是分案申請。該分案的母案是申請日為2009年9月8日、申請號為200980139256.8、發明名稱為「在cmos工藝中單片集成光子元件與電子元件」的發明專利申請案。

對相關申請案的交叉參考/以引用的方式併入

本申請案參考2009年9月4日申請的第12/554,449號美國專利申請案和2008年9月8日申請的第61/191,479號臨時申請案和2008年11月14日申請的第61/199,353號臨時申請案並主張其優先權，所述申請案在此以全文引用的方式併入本文中。

上述申請案中的每一者在此以全文引用的方式併入本文中。

聯邦政府資助的研究或開發

[不適用]

縮微膠片/版權參考

[不適用]

本發明的某些實施例涉及半導體處理。更明確來說，本發明的某些實施例涉及一種用於在cmos工藝中單片集成光子元件和電子元件的方法和系統。

背景技術：

隨著數據網絡逐步增加以滿足不斷增長的帶寬要求，銅數據通道的缺陷正變得顯而易見。因輻射的電磁能量引起的信號衰減和串擾是此類系統的設計者所面臨的主要阻礙。可通過均衡化、編碼和屏蔽而使其在一定程度上減輕，但這些技術要求相當大的功率、複雜性和大體積電纜的代價，同時僅提供能達到的少量的改善和非常有限的縮放性。光學通信因為沒有此些通道限制，已被視為銅連結的後繼者。

通過將此類系統與參考圖式在本申請案的其餘部分中所陳述的本發明進行比較，所屬領域的技術人員將明白常規和傳統的方法的其它限制和缺點。

技術實現要素：

大體上在圖中展示和/或結合圖中的至少一者來描述一種用於在cmos工藝中單片集成光子元件與電子元件的系統和/或方法，其在技術方案中有更全面的陳述。

通過以下描述和圖式，將更完全地理解本發明的各種優點、方面和新穎特徵，以及本發明的所說明的實施例的細節。

附圖說明

圖1a是根據本發明的實施例的光子學方式實現的cmos晶片的框圖。

圖1b是說明根據本發明的實施例的示範性光子學方式實現的cmos晶片的斜視圖的圖。

圖1c是說明根據本發明的實施例的耦合到光纖電纜的示範性cmos晶片的圖。

圖2是根據本發明的實施例的具有背面蝕刻和金屬沉積的示範性光子學方式實現的工藝流的框圖。

圖3a是根據本發明的實施例的具有雙重soi襯底的示範性光子學方式實現的工藝流的框圖。

圖3b是根據本發明的實施例的具有不同光學和電子裝置層厚度的示範性光子學方式實現的工藝流的框圖。

圖3c是根據本發明的實施例的具有晶片/晶片結合的示範性光子學方式實現的工藝流的框圖。

圖4a是根據本發明的實施例的示範性集成電氣和光電子裝置的橫截面。

圖4b是根據本發明的實施例的使用雙重soi工藝而製造的示範性集成電氣和光電子裝置的橫截面。

圖4c是根據本發明的實施例的使用兩個矽層厚度而製造的示範性集成電氣和光電子裝置的橫截面。

圖4d是根據本發明的實施例的使用晶片/晶片結合而製造的示範性集成電氣和光電子裝置的橫截面。

圖5是說明根據本發明的實施例的將淺溝槽用作底部覆層的示範性結構的圖。

圖6是說明根據本發明的實施例的示範性外延橫向過生長光學裝置的圖。

圖7是說明根據本發明的實施例的通過移除矽而示範形成覆層的圖。

圖8是說明根據本發明的實施例的通過氧植入和熱處理而示範形成氧化物的圖。

圖9是說明根據本發明的實施例的示範性背面蝕刻結構的圖。

圖10是說明根據本發明的實施例的示範性背面蝕刻結構的圖。

圖11是說明根據本發明的實施例的具有金屬鏡的示範性背面蝕刻結構的圖。

具體實施方式

可在用於在cmos工藝中單片集成光子元件和電子元件的方法和系統中發現本發明的某些方面。本發明的示範性方面可包括在單一互補金屬氧化物半導體(cmos)晶片上以用於光子和電子裝置的不同矽層厚度來製造光子和電子裝置。可利用塊體cmos工藝在絕緣體上半導體(soi)晶片上製造電子和光子裝置。可利用soicmos工藝在soi晶片上製造電子和光子裝置。可利用雙重soi工藝和/或選擇性區域生長工藝來製造不同的矽層厚度。可利用進入cmos晶片中的一次或一次以上以上氧植入和/或在cmos晶片上利用cmos溝槽氧化物來製造用於光子裝置的覆層。可利用外延橫向過生長將用於光子裝置的矽材料沉積於所述cmos溝槽氧化物上。可利用對cmos晶片的在光子裝置下方的區的選擇性背面蝕刻來製造用於光子裝置的覆層。可通過將金屬沉積於cmos晶片的選擇性蝕刻的區上來製造用於光子裝置的反射表面。可將使用氧植入集成於cmos晶片中的二氧化矽用作用於背面蝕刻的蝕刻終止層。可將集成於cmos晶片中的矽鍺用作用於背面蝕刻的蝕刻終止層。可在兩個互補金屬氧化物半導體(cmos)晶片上通過將所述晶片中的每一者的至少一部分結合在一起而以用於光子和電子裝置的不同的矽層厚度來製造光子和電子裝置，其中所述cmos晶片中的一者包括光子裝置，且另一cmos晶片包括電子裝置。

圖1a是根據本發明的實施例的光子學方式實現的cmos晶片的框圖。參看圖1a，展示了在cmos晶片130上的光電子裝置，其包括高速光學調製器105a-105d、高速光電二極體111a-111d、監視光電二極體113a-113h，以及包括接頭103a-103k、光學終端115a-115d和光柵耦合器117a-117h的光學裝置。還展示了電氣裝置和電路，其包括跨阻和限幅放大器(tia/la)107a-107e、模擬和數字控制電路109和控制區段112a-112d。經由cmos晶片130中製造的光學波導而在光學裝置與光電子裝置之間傳送光學信號。另外，在圖1a中通過虛線的橢圓來指示光學波導。

舉例來說，高速光學調製器105a-105d包括馬赫-增德爾(mach-zehnder)或環形調製器，且實現對cw雷射輸入信號的調製。高速光學調製器105a-105d由控制區段112a-112d控制，且調製器的輸出經由波導而光學耦合到光柵耦合器117e-117h。舉例來說，接頭103d-103k包括四埠光學耦合器，且用於對由高速光學調製器105a-105d產生的光學信號進行取樣，其中通過監視光電二極體113a-113h來測量經取樣的信號。接頭103d-103k的未使用分支以光學終端115a-115d終止，以避免不需要的信號的背射。

光柵耦合器117a-117h包括使得能夠將光耦合進和耦合出cmos晶片130的光柵。光柵耦合器117a-117d用於將從光纖接收到的光耦合到cmos晶片130中，且可包括極化無關光柵耦合器。光柵耦合器117e-117h用於將來自cmos晶片130的光耦合到光纖中。舉例來說，光纖可用環氧樹脂連接到cmos晶片，且可與cmos晶片130的表面的法線成一角度對準，以優化耦合效率。

高速光電二極體111a-111d將從光柵耦合器117a-117d接收到的光學信號轉換為電信號，所述電信號被傳送到tia/la107a-107d以供處理。模擬和數字控制電路109可控制tia/la107a-107d的操作中的增益水平或其它參數。tia/la107a-107d可接著將電信號傳送到cmos晶片130上的其它電路和/或晶片外的電路/裝置。

tia/la107a-107d可包括窄帶、非線性光電子接收器電路。相應地，窄帶接收器前端的後面可為不歸零(nrz)電平復位器電路。此電路限制光學接收器的帶寬，以便減少積分噪聲，進而增加信噪比。nrz電平復位器可用於將所得的數據脈衝轉換回nrz數據。

控制區段112a-112d包括使得能夠對從接頭103a-103c接收到的cw雷射信號進行調製的電子電路。舉例來說，高速光學調製器105a-105d需要高速電信號來調製馬赫-增德爾幹涉儀(mzi)的相應分支中的折射率。用於驅動mzi所需的電壓擺幅是cmos晶片130中的重要功率耗用。因此，如果用於驅動調製器的電信號可被分裂為若干域，其中每一域橫越較低的電壓擺幅，那麼便提高了功率效率。

在本發明的實施例中，對收發器所需的所有光學、電氣和光電子裝置以及耦合的雷射源的集成使得能夠在單一晶片上集成多個光電子收發器。在一示範性實施例中，cmos晶片130包括四個光電子收發器以及一個光學源，且實現向晶片表面垂直傳送光學信號或從晶片表面垂直傳送光學信號，因此實現對cmos工藝的使用，包含cmos保護環，如相對於圖1b和圖1c所論述。

圖1b是說明根據本發明的實施例的示範性光子學方式實現的cmos晶片的斜視圖的圖。參看圖1b，展示了cmos晶片130，其包括電子裝置/電路131、光學和光電子裝置133、光源接口135、cmos晶片表面137、光纖接口139和cmos保護環141。

光源接口135和光纖接口139包括光柵耦合器，光柵耦合器使得能夠經由cmos晶片表面137來耦合光信號，而常規的邊緣發射裝置是經由晶片邊緣來耦合。經由cmos晶片表面137來耦合光信號實現對cmos保護環141的使用，cmos保護環141在機械上保護晶片，且防止汙染物經由晶片邊緣進入。

舉例來說，電子裝置/電路131包括例如相對於圖1a所描述的tia/la107a-107d以及模擬和數字控制電路109等電路。光學和光電裝置133包括例如接頭103a-103k、光學終端115a-115d、光柵耦合器117a-117h、高速光學調製器105a-105d、高速光電二極體111a-111d和監視光電二極體113a-113h等裝置。

圖1c是說明根據本發明的實施例的耦合到光纖電纜的示範性cmos晶片的圖。參看圖1c，展示了cmos晶片130，其包括電子裝置/電路131、光學和光電子裝置133、cmos晶片表面137和cmos保護環141。還展示光纖到晶片耦合器143、光纖電纜145和光源模塊147。

cmos晶片130包括電子裝置/電路131、光學和光電子裝置133、cmos晶片表面137，且cmos保護環141可為相對於圖1b所描述的保護環。

在本發明的實施例中，光纖電纜可經由(例如)環氧樹脂而附加到cmos晶片表面137。光纖晶片耦合器143使得能夠將光纖電纜145物理耦合到cmos晶片130。

光源模塊147可經由(例如)環氧樹脂或焊料而附加到cmos晶片表面137。以此方式，可在單一cmos晶片上將高功率光源與一個或一個以上高速光電子收發器的光電子和電子功能性集成在一起。

圖2是根據本發明的實施例的具有背面蝕刻和金屬沉積的示範性光子學方式實現的工藝流的框圖。參看圖2，展示光子學方式實現的工藝流200，其包括原始cmos工藝220、淺溝槽模塊203、自定義植入模塊207、源極/漏極植入模塊213、阻斷矽化模塊215、鍺模塊217和數據處理模塊223。

原始cmos工藝包括工藝流開始步驟201、深溝槽模塊205、阱模塊209、柵極模塊211、後端金屬模塊219和晶片完成步驟221。

光子學方式實現的工藝流開始於自定義的soi襯底，所述soi襯底具有用於插入到工藝流開始步驟201中的若干光學工藝的適當的氧化物厚度，舉例來說，所述光學工藝可包括合適的晶片製備工藝，例如分類、清潔或質量控制。晶片接著進行到用於界定並蝕刻淺溝槽的淺溝槽模塊203。淺溝槽模塊203可包括(例如)光刻、蝕刻、填充和化學機械研磨(cmp)，隨後是深溝槽模塊205，其包括常規的cmos溝槽模塊。

阱模塊209包括光刻步驟和摻雜劑離子植入，以界定用於cmos裝置的阱。舉例來說，自定義植入模塊207可插入到阱模塊209中，以界定光電子裝置特有的摻雜區。晶片接著進行到柵極模塊211，以經由(例如)光刻、蝕刻、修整、分隔和植入來界定cmos柵極。在進行到阻斷矽化模塊215之前，可由源極/漏極植入模塊213執行源極和漏極植入。

矽化模塊215在矽表面中產生用於金屬觸點的自對準的矽化物層，隨後是鍺模塊217，其可在soi矽晶片上沉積鍺以用於集成的光電檢測器。在本發明的實施例中，鍺工藝可與cmos完全相容。晶片接著進行到後端金屬模塊219，其例如包括6金屬低k銅工藝，隨後是晶片完成步驟221。

在本發明的示範性實施例中，cmos工藝流包括用於集成波導光學元件的0.13微米cmossoi技術平臺。光刻工藝包括深度uv技術以實現近ir光學元件能力，且高電阻率襯底可實現電路中的較低微波損耗。自定義步驟可用於標準工具中，且包括矽蝕刻和植入、鍺外延，且可利用標準的接觸模塊。這些工藝可順從熱預算，且不需要後處理。

在本發明的實施例中，可利用較厚的si層soi襯底，從而實現類塊體cmos電晶體。此還將實現在較厚si層中製造的光學裝置中的增強的光學限制，且因此實現緊湊的光子裝置。另外，可蝕刻背面，且可將金屬反射層沉積於經蝕刻的溝槽中以改進光學裝置的耦合效率。

圖3a是根據本發明的實施例的具有雙重soi襯底的示範性光子學方式實現的工藝流的框圖。參看圖3a，展示光子學方式實現的工藝流300，其包括原始cmos工藝320、si/sio2蝕刻模塊302、淺/深溝槽模塊303、平坦化模塊304、自定義植入模塊307、源極/漏極植入模塊313、阻斷矽化模塊315、鍺模塊317和數據處理模塊323。

原始cmos工藝包括工藝流開始步驟301、深溝槽模塊305、阱模塊309、柵極模塊311、後端金屬模塊319和晶片完成步驟321。

光子學方式實現的工藝流開始於自定義的soi襯底，所述soi襯底具有用於插入到工藝流開始步驟301中的若干光學工藝的適當的氧化物厚度，舉例來說，所述光學工藝可包括合適的晶片製備工藝，例如分類、清潔或質量控制。晶片接著進行到si/sio2蝕刻模塊，其中可在對應於將界定光學裝置的區域的區域中移除雙重soi襯底中的頂部si和氧化物層。接著可利用淺/深溝槽模塊303和自定義植入模塊307來界定光學裝置。可利用平坦化模塊304來界定平坦表面，以用於後續的cmos模塊工藝，例如深溝槽模塊305，其包括常規的cmos溝槽模塊。

阱模塊309包括光刻步驟和摻雜劑離子植入，以界定用於cmos裝置的阱。舉例來說，自定義植入模塊307可插入到阱模塊309中，以界定光電子裝置特有的摻雜區。晶片接著進行到柵極模塊311，以經由(例如)光刻、蝕刻、修整、分隔和植入來界定cmos柵極。在進行到阻斷矽化模塊315之前，可由源極/漏極植入模塊313執行源極和漏極植入。

矽化模塊315在矽表面中產生用於金屬觸點的自對準的矽化物層，隨後是鍺模塊317，其可在soi矽晶片上沉積鍺以用於集成的光電檢測器。在本發明的實施例中，鍺工藝可與cmos完全相容。晶片接著進行到後端金屬模塊319，其例如包括6金屬低k銅工藝，隨後是晶片完成步驟321。

在本發明的示範性實施例中，cmos工藝流包括用於集成波導光學元件的0.13微米cmossoi技術平臺。光刻工藝包括深度uv技術以實現近ir光學元件能力，且高電阻率襯底可實現電路中的較低微波損耗。自定義步驟可用於標準工具中，且包括矽蝕刻和植入、鍺外延，且可利用標準的接觸模塊。這些工藝可順從熱預算，且不需要後處理。

在本發明的實施例中，兩個分開的soi層可用於實現針對光學和電子裝置兩者而優化的層厚度，其中所要的較厚層用於光子裝置。以此方式，可在不需要經修改的工藝的情況下利用標準的cmos電子元件模塊來解決電子裝置與光子裝置之間的折衷。

圖3b是根據本發明的實施例的具有不同光學和電子裝置層厚度的示範性光子學方式實現的工藝流的框圖。參看圖3b，展示光子學方式實現的工藝流350，其包括原始cmos工藝320、淺/深溝槽模塊303、自定義植入模塊307、源極/漏極植入模塊313、外延/溝槽/植入模塊314、阻斷矽化模塊315、鍺模塊317和數據處理模塊323。

原始cmos工藝包括工藝流開始步驟301、深溝槽模塊305、阱模塊309、柵極模塊311、後端金屬模塊319和晶片完成步驟321。

光子學方式實現的工藝流開始於自定義的soi襯底，所述soi襯底具有用於插入到工藝流開始步驟301中的若干光學工藝的適當的氧化物厚度，舉例來說，所述光學工藝可包括合適的晶片製備工藝，例如分類、清潔或質量控制。晶片接著進行到用於界定並蝕刻淺溝槽的淺溝槽模塊303。淺溝槽模塊303可包括(例如)光刻、蝕刻、填充和化學機械研磨(cmp)，隨後是深溝槽模塊305，其包括常規的cmos溝槽模塊。

阱模塊309包括光刻步驟和摻雜劑離子植入，以界定用於cmos裝置的阱。晶片接著進行到柵極模塊311，以經由(例如)光刻、蝕刻、修整、分隔和植入來界定cmos柵極。在進行到外延/溝槽/植入模塊314之前，可由源極/漏極植入模塊313執行源極和漏極植入，其中可沉積較厚的si層以用於光子裝置。另外，可在外延/溝槽/植入模塊314中針對光子裝置執行其它溝槽和植入步驟。

矽化模塊315在矽表面中產生用於金屬觸點的自對準的矽化物層，隨後是鍺模塊317，其可在soi矽晶片上沉積鍺以用於集成的光電檢測器。在本發明的實施例中，鍺工藝可與cmos完全相容。晶片接著進行到後端金屬模塊319，其例如包括6金屬低k銅工藝，隨後是晶片完成步驟321。

在本發明的示範性實施例中，cmos工藝流包括用於集成波導光學元件的0.13微米cmossoi技術平臺。光刻工藝包括深度uv技術以實現近ir光學元件能力，且高電阻率襯底可實現電路中的較低微波損耗。自定義步驟可用於標準工具中，且包括矽蝕刻和植入、鍺外延，且可利用標準的接觸模塊。這些工藝可順從熱預算，且不需要後處理。

在本發明的實施例中，兩個分開的si層可用於實現針對光學和電子裝置兩者而優化的層厚度，其中所要的較厚層用於在外延/溝槽/植入模塊314中沉積的光子裝置。以此方式，可在不需要經修改的工藝的情況下利用標準的cmos電子元件模塊來解決電子裝置與光子裝置之間的折衷。

圖3c是根據本發明的實施例的具有晶片/晶片結合的示範性光子學方式實現的工藝流的框圖。參看圖3c，展示光子學方式實現的工藝流360，其包括原始cmos工藝320、光學cmos工藝330和數據處理模塊323。所述原始cmos工藝320可包括溝槽模塊305a、阱模塊309、柵極模塊311、源極/漏極植入模塊313和後端金屬模塊319a。

光學cmos工藝工藝330可包括溝槽模塊303a、植入模塊307、阻斷矽化模塊315、鍺模塊317、後端金屬模塊319b和晶片/晶片結合模塊321。

原始cmos工藝流330開始於標準的soi襯底，所述soi襯底插入到工藝流開始步驟301a中，所述工藝流開始步驟301a可包括合適的晶片製備工藝，例如分類、清潔或質量控制。晶片接著進行到用於界定並蝕刻淺溝槽和/或深溝槽的溝槽模塊305a。溝槽模塊305a可(例如)包括光刻、蝕刻、填充和化學機械研磨(cmp)，隨後進行到阱模塊309。

阱模塊309包括光刻步驟和摻雜劑離子植入，以界定用於cmos裝置的阱。晶片接著進行到柵極模塊311，以經由(例如)光刻、蝕刻、修整、分隔和植入來界定cmos柵極。在進行到後端金屬模塊319a之前，可由源極/漏極植入模塊313執行源極和漏極植入。

光學cmos工藝流330開始於自定義的soi襯底，所述soi襯底具有用於插入到工藝流開始步驟301中的若干光學工藝的適當的氧化物厚度，舉例來說，所述光學工藝可包括合適的晶片製備工藝，例如分類、清潔或質量控制。晶片接著進行到溝槽模塊303a，溝槽模塊303a可(例如)包括光刻、蝕刻、填充和化學機械研磨(cmp)，隨後是植入模塊307，其中可將對光學裝置來說適當的摻雜劑植入到光學晶片中。

矽化模塊315在矽表面中產生用於金屬觸點的自對準的矽化物層，隨後是鍺模塊317，其可在soi矽晶片上沉積鍺以用於集成的光電檢測器。在本發明的實施例中，鍺工藝可與cmos完全相容。晶片接著進行到後端金屬模塊319，其例如包括6金屬低k銅工藝，隨後是晶片完成步驟321。

在晶片/晶片結合模塊321中，來自光學cmos工藝330的晶片可接著被結合到來自原始cmos工藝320的晶片。在本發明的另一示範性實施例中，可利用結合來結合晶片，而不是完整的晶片。在此例子中，將在晶片/晶片結合模塊321中利用切塊工藝來產生供結合的晶片。

在本發明的示範性實施例中，cmos工藝流320包括用於集成波導光學元件的0.13微米cmossoi技術平臺。光刻工藝包括深度uv技術以實現近ir光學元件能力，且高電阻率襯底可實現電路中的較低微波損耗。自定義步驟可用於標準工具中，且包括矽蝕刻和植入、鍺外延，且可利用標準的接觸模塊。這些工藝可順從熱預算，且不需要後處理。

在本發明的實施例中，兩個分開的cmos晶片工藝可用於實現針對光學和電子裝置兩者而優化的晶片。可接著將晶片或晶片結合，以產生具有用於電子裝置和光子裝置兩者的提高的裝置性能的混合結構。以此方式，可在不需要經修改的工藝的情況下利用標準的cmos電子元件模塊來解決電子裝置與光子裝置之間的折衷。

圖4a是根據本發明的實施例的示範性集成電氣和光電子裝置的橫截面。參看圖4a，展示集成的半導體結構400，其包括電晶體410和光學裝置420和相關聯的層。集成的半導體結構400可由相對於圖2所描述的工藝流產生。舉例來說，所述層可用於製造電晶體410和光學裝置420，以隔離所述裝置或向所述裝置提供電連接。

集成的半導體結構400包括矽襯底401、內埋氧化物403、矽層405、接觸層415、金屬1層417、通路1層419、金屬2層421、最後金屬層423、鈍化層425、金屬蓋427、金屬層441和ge層445。金屬1層417、金屬2層421、最後金屬層和金屬蓋427提供層之間的電接觸，並提供與電氣和光電子裝置的電接觸，所述電氣和光電裝置例如為電晶體410和光學裝置420。金屬層441實現光學i/o裝置的改進的效率，所述光學i/o裝置例如為光學裝置420。通路1層419和接觸層415也實現與裝置的電接觸，同時通過在導電通路之間併入絕緣材料而提供裝置之間的電隔離。

電晶體410包括阱407、漏極植入層429a和源極植入層429b、柵極431和鈍化層433。在本發明的實施例中，si層405可足夠厚，使得可將電晶體410視為塊體電晶體。如果矽層厚度被製作得足夠厚，那麼從電晶體和工藝的角度來看，所述襯底將看起來並作用如同塊體襯底，尤其在臨界尺寸變得越來越小(包含植入和結深度)的更高級的cmos自對準矽化物阻斷結點處，使得存在可實現塊體cmos相容性和最佳光學性能的最佳厚度。

阱區407是經摻雜的矽層，其使得能夠通過在阱外形成與所述區的摻雜相反的摻雜的層而將互補裝置集成於同一襯底上。以此方式，舉例來說，在阱經n摻雜的例子中，源極和漏極植入層429a和429b可包括p摻雜矽。

柵極431可(例如)包括金屬或多晶矽，其可通過薄氧化物層(未圖示)與阱407隔離。

光學裝置420包括si層405的經摻雜和未經摻雜區、自對準矽化物阻斷(salicideblock)413、經摻雜的接觸區435和437、經蝕刻的區439和ge層445。自對準矽化物阻斷413包括一層材料以防止光學裝置420和其它光學裝置的矽在標準的cmos工藝期間被自對準矽化。假如光學裝置中的矽被自對準矽化，那麼將會引起較大的光學損耗。另外，自對準矽化物阻斷413阻斷對波導和其它光學裝置的不需要的植入，其也將會引起不需要的損耗。可將自對準矽化物阻斷413蝕刻到si層405，使得可沉積ge層445。舉例來說，ge層445可用於光電檢測器裝置中。另外，si層405中的經蝕刻的區439可用於光學限制。舉例來說，蝕刻區439可被重新填充有低k電介質，或可包括不具有重新填充材料的空氣間隙。舉例來說，填充材料可包括氧化矽或氮氧化矽材料。

可對襯底401進行背面蝕刻，且可將金屬層441沉積於經蝕刻的區中，以(例如)提供用於例如光學裝置420等光學裝置的反射表面。

圖4b是根據本發明的實施例的使用雙重soi工藝而製造的示範性集成電氣和光電子裝置的橫截面。參看圖4b，展示集成的半導體結構430，其包括電晶體410和光學裝置420和相關聯的層。集成的半導體結構430可由相對於圖3a所描述的工藝流產生。舉例來說，所述層用於製造電晶體410和光學裝置420，以隔離所述裝置或向所述裝置提供電連接。

集成的半導體結構430包括矽襯底401、內埋氧化物層403a、雙重內埋氧化物層403b、矽層405a和405b、場氧化物409、接觸層415、金屬1層417、通路1層419、金屬2層421、最後金屬層423、鈍化層425、金屬蓋427和ge層445。金屬1層417、金屬2層421、最後金屬層和金屬蓋427提供層之間的電接觸，並提供與電氣和光電子裝置的電接觸，所述電氣和光電裝置例如為電晶體410和光學裝置420。通路1層419和接觸層415也實現與裝置的電接觸，同時通過在導電通路之間併入絕緣材料而提供裝置之間的電隔離。

舉例來說，電晶體410包括具有由摻雜劑植入工藝形成於si層(包括阱407)中的源極和漏極區、柵極431和鈍化層433的soi電晶體。柵極431可(例如)包括金屬或多晶矽，其可通過薄氧化物層(未圖示)與阱407隔離。

光學裝置420包括si層405a的經摻雜和/或未經摻雜區、自對準矽化物阻斷413、經摻雜的接觸區435和437、經蝕刻的區439和ge層445。自對準矽化物阻斷413包括一層材料以防止光學裝置420與其它光學裝置的矽在標準的cmos工藝期間被自對準矽化。如果光學裝置中的矽被自對準矽化，那麼將引起較大的光學損耗。另外，自對準矽化物阻斷413阻斷對波導和其它光學裝置的不需要的植入，其也將引起不需要的損耗。可將自對準矽化物阻斷413蝕刻到si層405a，可在該處沉積ge層445。舉例來說，ge層445可用於光電檢測器裝置中。另外，si層405中的經蝕刻的區439可用於光學限制。舉例來說，蝕刻區439可被重新填充有低k電介質，或可包括不具有重新填充材料的空氣間隙。舉例來說，填充材料可包括氧化矽或氮氧化矽材料。

在本發明的實施例中，可在cmos工藝中利用具有兩個si層厚度的雙重soi襯底來提供用於光學和電子裝置兩者的適當的層厚度。相應地，可在用於標準的cmos電子裝置工藝的較薄si層405b下方引入用於改進的光學裝置的較厚si層405a。在此示範性實施例中，電子裝置位於光學裝置的頂部上，使得光學裝置工藝不影響電子裝置性能。另外，可考慮到待發生的後續的電子裝置工藝來設計光學裝置工藝。

在本發明的另一實施例中，可在電子裝置的頂部上製造光學裝置，但此可更改標準的cmos電子裝置的性能。

圖4c是根據本發明的實施例的使用兩個矽層厚度而製造的示範性集成電氣和光電子裝置的橫截面。參看圖4c，展示集成的半導體結構440，其包括電晶體410和光學裝置420和相關聯的層。集成的半導體結構440可由相對於圖3b所描述的工藝流產生。舉例來說，所述層用於製造電晶體410和光學裝置420，以隔離所述裝置或向所述裝置提供電連接。

集成的半導體結構440包括矽襯底401、內埋氧化物層403、阱407、矽層407b、接觸層415、金屬1層417、通路1層419、金屬2層421、最後金屬層423、鈍化層425和金屬蓋427。金屬1層417、金屬2層421、最後金屬層和金屬蓋427提供層之間的電接觸，並提供與電氣和光電子裝置的電接觸，所述電氣和光電裝置例如為電晶體410和光學裝置420。通路1層419和接觸層415也實現與裝置的電接觸，同時通過在導電通路之間併入絕緣材料而提供裝置之間的電隔離。

舉例來說，電晶體410包括具有由摻雜劑植入工藝形成於阱407中的源極和漏極區、柵極431和鈍化層433的soi電晶體。柵極431可(例如)包括金屬或多晶矽，其可通過薄氧化物層(未圖示)與阱407隔離。

光學裝置420包括si層407b的經摻雜和/或未經摻雜區、自對準矽化物阻斷413、經摻雜的接觸區435和437、經蝕刻的區439和ge層445。自對準矽化物阻斷413包括一層材料以防止光學裝置420與其它光學裝置的矽在標準的cmos工藝期間被自對準矽化。如果光學裝置中的矽被自對準矽化，那麼將引起較大的光學損耗。另外，自對準矽化物阻斷413阻斷對波導和其它光學裝置的不需要的植入，其也將引起不需要的損耗。可將自對準矽化物阻斷413蝕刻到si層407b，在該處可沉積ge層445。舉例來說，ge層445可用於光電檢測器裝置中。另外，si層405中的經蝕刻的區439可用於光學限制。舉例來說，蝕刻區439可被重新填充有低k電介質，或可包括不具有重新填充材料的空氣間隙。舉例來說，填充材料可包括氧化矽或氮氧化矽材料。

在本發明的實施例中，舉例來說，可在同一沉積工藝中例如通過選擇性區域生長而沉積不同厚度的矽層。以此方式，可針對特定裝置配置si層厚度。舉例來說，光學裝置420中的si層407b可比電晶體410中的si層407a厚，因為光學裝置可能需要較厚的層來用於較佳的光學限制，同時產生用於標準的cmos電子元件工藝中的si層厚度。在本發明的另一實施例中，可生長較厚的si層，且可將對應於電子裝置的區薄化。

圖4d是根據本發明的實施例的使用晶片/晶片結合而製造的示範性集成電氣和光電子裝置的橫截面。參看圖4d，展示集成的半導體結構450，其包括cmos光子元件襯底/晶片450、cmos電子元件襯底/晶片460和用於襯底/晶片物理和電氣耦合的金屬蓋層427。cmos光子元件襯底/晶片450包括光學裝置420和相關聯的層，且cmos電子元件襯底/晶片460包括電晶體410a和410b以及相關聯的層。集成的半導體結構440可由相對於圖3c所描述的工藝流產生。舉例來說，所述層用於製造電晶體410a和410b以及光學裝置420，以隔離所述裝置或向所述裝置提供電連接。

cmos光子元件襯底/晶片450包括襯底401a、內埋氧化物403、si層405、接觸層415a、金屬1層417a和穿矽通孔(tsv)443a和443b。光學裝置420包括si層405的經摻雜和/或未經摻雜區、自對準矽化物阻斷413、經摻雜的接觸區435和437、經蝕刻的區439和ge層445。自對準矽化物阻斷413包括一層材料以防止光學裝置420與其它光學裝置的矽在標準的cmos工藝期間被自對準矽化。如果光學裝置中的矽被自對準矽化，那麼將引起較大的光學損耗。另外，矽化物阻斷413阻斷對波導和其它光學裝置的不需要的植入，其也將引起不需要的損耗。可將自對準矽化物阻斷413蝕刻到si層405，使得可沉積ge層445。舉例來說，ge層445可用於光電檢測器裝置中。另外，si層405中的經蝕刻的區439可用於光學限制。舉例來說，蝕刻區439可被重新填充有低k電介質，或可包括不具有重新填充材料的空氣間隙。舉例來說，填充材料可包括氧化矽或氮氧化矽材料。

cmos電子元件襯底/晶片460包括矽襯底401b、阱407、接觸層415b、金屬1層417b、通路1層419、最後金屬層423、鈍化層425和金屬蓋427。金屬1層417b、最後金屬層423和金屬蓋427提供層之間的電接觸，並提供與電氣和光電子裝置的電接觸，所述電氣和光電子裝置例如為電晶體410a和電晶體410b以及光學裝置420。接觸層415也實現與裝置的電接觸，同時通過在導電通路之間併入絕緣材料而提供裝置之間的電隔離。

舉例來說，電晶體410a和410b包括具有由摻雜劑植入工藝分別形成於阱407或襯底401b中的源極和漏極區以及柵極431和鈍化層433的塊體電晶體。柵極431可(例如)包括金屬或多晶矽，其可通過薄氧化物層(未圖示)與阱407隔離。

在本發明的實施例中，可利用不同的cmos工藝來製造cmos光子元件襯底/晶片450以及cmos電子元件襯底/晶片460，使得所述工藝可針對每種類型的裝置而優化。晶片或經切塊的晶片可接著被結合在一起，以形成光電子混合模塊。以此方式，可針對相應結構中的最佳的電子和光子性能來配置層厚度和摻雜水平，且無需在與同時製造電子和光子結構相關聯的性能方面作出折衷。

圖5是說明根據本發明的實施例的將淺溝槽用作底部覆層的示範性結構的圖。參看圖5，展示集成的電子和光子結構500，其包括集成於si襯底513中的電晶體511和波導裝置510。

電晶體511包括觸點501、柵極503、氧化物層505a和505b、源極507和漏極509。觸點501包括用於與電晶體511的電接觸的金屬和/或其它導電材料。舉例來說，可經由將摻雜劑材料植入到襯底513中的矽層中來形成源極507和漏極509。波導裝置包括經沉積的si515和氧化物層505c。

電子元件工藝通常使用進入矽中的被重新填充有二氧化矽或另一低指數電介質的淺溝槽來提供電晶體之間的電隔離。替代性工藝可利用氧化物局部形成(locos)工藝來形成電隔離，結果是相同的——起始矽晶片的區域被二氧化矽或另一電介質取代。此區域可用作用于波導或其它光子結構的底部覆層。雖然此處將此結構稱作場氧化物，但也可利用除了氧化物以外的材料。

在本發明的實施例中，矽或例如氮化矽或氮氧化矽等較高指數的另一材料可沉積並圖案化於場氧化物上，從而產生經沉積的si515。如果沉積了矽，那麼通常將不產生晶體矽，而是多晶矽或非晶矽。後續工藝可改進矽的質量，例如熱退火或雷射處理。如果使用氮化矽，那麼其一般用於製造如波導和耦合器等無源光學裝置，而不是如調製器等有源裝置。在本發明的實施例中，可通過在矽上直接生長ge光電檢測器並將矽或氮化矽波導直接鄰接耦合到ge區域中而提供光電檢測。

圖6是說明根據本發明的實施例的示範性外延橫向過生長光學裝置的圖。參看圖6，展示肋狀波導600，其包括外延橫向過生長(elo)si層601、淺溝槽隔離氧化物603和si襯底605。

在本發明的實施例中，可利用橫向外延過生長(elo)來沉積矽材料，以在場氧化物(即，淺溝槽隔離氧化物603)上的小區域中形成光子裝置。elosi層601可經圖案化以形成肋狀波導，所述肋狀波導可幾乎等效於襯底中的晶體矽波導。以此方式，可製造大多數基於矽的光學裝置。

圖7是說明根據本發明的實施例的通過移除矽而形成示範性覆層的圖。參看圖7，展示經由步驟700、720、740和760處理的經沉積的si層701a、sige層703和si襯底705。

在步驟700中，展示si襯底705，其中經沉積的si層701a位於sige層703上方。當ge含量至少超過si若干個百分比時，選擇性地蝕刻sige。在si襯底705上需要光子裝置的區域中局部地沉積sige層703。接著可使矽生長於整個晶片上，或僅局部地，包含已沉積sige的區域。

在步驟720中，可將經沉積的si701a局部地向下蝕刻到sige層703，隨後是步驟740，其中可利用選擇性sige蝕刻來移除sige區域。此實際上留下位於空氣腔上方的可在其中製造光學裝置710的矽層(步驟760中所示的空氣覆層707)。空氣覆層707提供形成波導所需的指數對比度。可處理剩餘的矽以形成波導和其它光學裝置。

圖8是說明根據本發明的實施例的通過氧植入和熱處理而示範形成氧化物的圖。參看圖8，其展示包括步驟800和802的sio2形成工藝，其包括si襯底801、掩模803、植入o2的si層805和sio2層807。在本發明的實施例中，可經由掩模803中的開口將o2植入si襯底801中，進而形成植入o2的si層805，如步驟800中所示。

對植入o2的si層805的熱處理產生sio2層807，如步驟820所示。因此，可利用此工藝在si表面下方的適當距離處形成光學覆層，進而實現光學限制。另外，sio2層807還對矽提供蝕刻選擇性，且可用於形成其它光學裝置。

圖9是說明根據本發明的實施例的示範性背面蝕刻結構的圖。參看圖9，其展示替代性經背面蝕刻的裝置900和920。經背面蝕刻的裝置900包括si襯底901和光學裝置910。

矽襯底通常為數百微米厚，且集成的光學裝置所需的厚度大約為1微米或更小，這表明在此起始厚度下，定時蝕刻一般不能留下受控量的矽。一種形成背面覆層的方法是經由蝕刻從襯底局部地移除矽，並僅留下所要的矽厚度，如經背面蝕刻的裝置900中所示。替代方案是將襯底的背面研磨到小得多的厚度，從而留下大約100微米或更少的矽，這仍比最終所要的厚度大得多，因此不使用定時蝕刻。

一種替代性蝕刻方法是在需要光子裝置的區域中利用氧的局部植入和熱處理(如相對於圖8所描述)，以提供蝕刻終止層。如經背面蝕刻的裝置920中所示，用熱處理將植入o2的si層905轉變為sio2層907。sio2層907隨後用作蝕刻終止層，從而不需要精確的蝕刻時間和受控的蝕刻速率。

在本發明的實施例中，可使用快速蝕刻來移除大多數矽，隨後是不同的蝕刻來準確地移除剩餘的矽，並在氧化物或sige蝕刻終止層上終止。背面孔可如原樣留下，其中空氣提供用于波導的底部覆層，或背面孔可被重新填充有低指數材料，例如二氧化矽或其它低k電介質。用低指數材料進行重新填充的優點在於以下能力：控制重新填充材料的厚度並可能在背面上沉積金屬鏡，這樣做與僅有空氣覆層相比，可為光柵耦合器之類的裝置提供巨大益處。

在本發明的另一實施例中，用p或n型植入對矽進行重度植入可用於向標稱未經摻雜的矽提供蝕刻選擇性。

圖10是說明根據本發明的實施例的示範性背面蝕刻結構的圖。參看圖10，展示步驟1000和1020，其包括經沉積的si層1001a、sige層1003、si襯底1005、經沉積和處理的si層1001a。

步驟1000說明沉積於si襯底1005上的sige層1003上的經沉積的si層1001a。步驟1020說明在經沉積的si層中製造的光學裝置和將sige用作蝕刻終止物而蝕刻的si襯底1005的背面。

圖11是說明根據本發明的實施例的具有金屬鏡的示範性背面蝕刻結構的圖。參看圖11，展示經背面蝕刻的光子裝置1100，其包括si襯底1101、sio2重新填充層1103、金屬鏡1105和光柵結構1107。

si襯底可經背面蝕刻並重新填充有sio2以形成sio2重新填充層1103。以此方式，可針對集成於si襯底1101中的光學裝置獲得所要的光學限制。另外，可沉積金屬層，金屬鏡1105，其可提供光柵耦合器之類的裝置中的改進的性能，例如光學模式的增加的限制。

在本發明的實施例中，揭示用於在cmos工藝中單片集成光子元件和電子元件的方法和系統。在這方面，可在單一互補金屬氧化物半導體(cmos)晶片401上製造光子和電子裝置，所述晶片具有分別用於光子裝置420和電子裝置410的不同矽層厚度405a/405b。可利用塊體cmos工藝在絕緣體上半導體(soi)晶片401上製造電子裝置410和光子裝置420。可利用soicmos工藝在soi晶片上製造電子裝置410和光子裝置420。可利用雙重soi工藝300和/或選擇性區域生長工藝314來製造不同的矽層厚度。可利用對cmos晶片中的一次或一次以上氧植入和/或利用cmos晶片上的cmos溝槽氧化物505c/603來製造用於光子裝置的覆層807/907。可利用外延橫向過生長將用於光子裝置的矽材料515沉積於所述cmos溝槽氧化物505c上。可利用對cmos晶片的在光子裝置下方的區的選擇性背面蝕刻來製造用於光子裝置的覆層。可通過將金屬1105沉積於cmos晶片的選擇性蝕刻的區上來製造用於光子裝置的反射表面。可將使用氧植入集成於cmos晶片中的二氧化矽907用作用於背面蝕刻的蝕刻終止層。可將集成於cmos晶片中的矽鍺1003用作用於背面蝕刻的蝕刻終止層。可在具有用於光子和電子裝置的不同的矽層厚度的兩個互補金屬氧化物半導體(cmos)晶片450和460上通過將所述晶片中的每一者的至少一部分結合在一起來製造光子和電子裝置，其中所述cmos晶片中的一者包括光子裝置，且另一cmos晶片包括電子裝置。

雖然已參考某些實施例描述了本發明，但所屬領域的技術人員將理解，在不脫離本發明的範圍的情況下，可作出各種改變且可用等效物代替。另外，在不脫離本發明的範圍的情況下，可作出許多修改來使特定情形或材料適應本發明的教示。因此，期望本發明不限於所揭示的特定實施例，而是，本發明將包含處於所附權利要求書的範圍內的所有實施例。