具有不同鰭寬的半導體器件的製作方法

2023-06-11 17:01:47

相關申請的交叉引用

本申請要求於2012年3月19日在韓國知識產權局提交的韓國專利申請No.10-2012-0027735的優先權，其整體內容通過引文方式併入本文。

背景技術：

本發明構思的實施例涉及場效應電晶體，特別是涉及鰭式場效應電晶體(FINFETS)的製作方法。

半導體器件因為其尺寸小、功能多和/或成本低的特點被認為是電子工業領域中的重要元件。半導體器件大致上可分為用於存儲數據的存儲器件、用於處理數據的邏輯器件以及同時包括存儲元件和邏輯元件的混合器件。對快速和/或低功耗電子器件的需求的增加，可能要求半導體器件具有更快的操作速度和/或更低的操作電壓。為了滿足這些要求，半導體器件可包括具有更加複雜的結構和/或更高的集成密度的組件。

技術實現要素：

本發明構思的實施例提供了場效應電晶體的製作方法。根據這些方法形成的一些場效應電晶體包括具有彼此不同寬度的鰭部。

根據本發明構思的一些示例性實施例，一種製作集成電路器件的方法包括：形成從襯底的第一區域和第二區域突出的鰭形電晶體溝道區，並且選擇性改變那些從第一區域突出的鰭形電晶體溝道區的各自的寬度，而保持那些從第二區域突出的鰭形電晶體溝道區的各自的寬度。

在一些實施例中，選擇性改變的步驟可包括在那些從第一區域突出的鰭形電晶體溝道區的側壁上進行以下處理中的一種，即，進行刻蝕或進行生長半導體層。

在一些實施例中，在選擇性改變那些從第一區域突出的鰭形電晶體溝道區的各自的寬度之前，從第一區域和第二區域突出的鰭形電晶體溝道區的各自的寬度可基本相同。

在一些實施例中，在選擇性改變那些從第一區域突出的鰭形電晶體溝道區的各自的寬度之後，從第一區域和第二區域突出的鰭形電晶體溝道區的各自的高度可基本相同。

在一些實施例中，在選擇性改變那些從第一區域突出的鰭形電晶體溝道區的各自的寬度之後，第一區域和第二區域的表面可不在同一平面內。

在一些實施例中，在選擇性改變那些從第一區域突出的鰭形電晶體溝道區的各自寬度之前，可對襯底進行摻雜。在選擇性改變那些從第一區域突出的鰭形電晶體溝道區的各自寬度之後，那些從第一區域突出的鰭形電晶體溝道區可具有不同於那些從第二區域突出的鰭形電晶體溝道區的摻雜濃度或摻雜量。

根據本發明構思的另外的示例性實施例，一種形成場效應電晶體的方法可包括步驟：準備具有第一區域和第二區域的襯底；在第一區域和第二區域上形成鰭部，每個鰭部從襯底上突出，並且每個鰭部具有第一寬度；形成第一掩模圖案以暴露第一區域上的鰭部並覆蓋第二區域上的鰭部；以及改變第一區域上的鰭部的寬度。

在示例性實施例中，改變鰭部的寬度的步驟可包括在鰭部上生長半導體層。

在示例性實施例中，所述方法還包括在鰭部的下部側壁上形成器件隔離層。可在形成器件隔離層之前形成半導體層。

在示例性實施例中，形成鰭部的步驟可包括在襯底上形成第二掩模圖案，和使用第二掩模圖案作為刻蝕掩模來對襯底進行刻蝕。可在鰭部的側壁和被第一掩模圖案和第二掩模圖案暴露的襯底的頂部表面上形成半導體層。

在示例性實施例中，所述方法還包括在鰭部的下部側壁上形成器件隔離層。可在形成器件隔離層之後形成第一掩模圖案和半導體層。

在示例性實施例中，可在被器件隔離層和第一掩模圖案暴露的鰭部的上部側壁和頂部表面上形成半導體層。

在示例性實施例中，半導體層可由與鰭部具有不同晶格常數和/或帶隙的材料形成。

在示例性實施例中，改變鰭部寬度的步驟可包括對第一區域上的鰭部進行刻蝕。

在示例性實施例中，所述方法還包括在鰭部的下部側壁上形成器件隔離層。可在刻蝕鰭部之後形成器件隔離層。

在示例性實施例中，形成鰭部的步驟可包括：在襯底上形成第二掩模圖案，並使用第二掩模圖案作為刻蝕掩模來對襯底進行刻蝕。對鰭部進行刻蝕可包括對鰭部的側壁以及被第一掩模圖案和第二掩模圖案暴露的襯底的頂部表面進行刻蝕。

在示例性實施例中，所述方法還包括在鰭部的下部側壁上形成器件隔離層。可在刻蝕鰭部之前形成器件隔離層，鰭部的刻蝕可包括刻蝕被第一掩模圖案和器件隔離層暴露的鰭部的頂部表面和上部側壁。

在示例性實施例中，形成鰭部的步驟可包括：在襯底上形成第二掩模圖案，並使用該第二掩模圖案作為刻蝕掩模來對襯底進行刻蝕。形成第二掩模圖案的步驟可包括：在襯底上形成第三掩模圖案，執行隔離物形成工藝以在第三掩模圖案的側壁上形成第二掩模圖案，以及移除第三掩模圖案。

在示例性實施例中，第二掩模圖案的寬度可彼此基本相同。

根據本發明構思的另外的示例性實施例，一種形成場效應電晶體的方法可包括：準備具有第一區域和第二區域的襯底；在該襯底上形成第一掩模圖案，該第一掩模圖案彼此隔開一個第二寬度並且該第一掩模圖案具有不同於第二寬度的第一寬度；形成第二掩模圖案以填充第一掩模圖案之間的間隙並使第二掩模圖案具有第二寬度；將第一掩模圖案從第二區域移除；將第二掩模圖案從第一區域移除；使用第一區域上的第一掩模圖案和第二區域上的第二掩模圖案作為刻蝕掩模來對襯底進行刻蝕，從而分別定義從第一區域突出的和從第二區域突出的具有不同寬度的第一鰭形電晶體溝道區和第二鰭形電晶體溝道區。

在示例性實施例中，形成第一掩模圖案的步驟可包括：在襯底上形成第三掩模圖案，執行隔離物形成工藝以在第三掩模圖案的側壁上形成第一掩模圖案，以及移除第三掩模圖案。

附圖說明

通過下面結合附圖的簡要描述，可以更加清晰地了解示例性實施例。如本文所述，圖1至圖43表示非限制性示例性實施例。

圖1、3、5、7、9和11是示出了根據本發明構思的示例性實施例的形成場效應電晶體的方法的透視圖。

圖2、4、6、8、10和12分別為沿著圖1、3、5、7、9和11的A-A'線截取的截面圖。

圖13、15、17和19是示出了根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法的透視圖。

圖14、16、18和20分別為沿著圖13、15、17和19的A-A'線截取的截面圖。

圖21和23是示出了根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法的透視圖。

圖22和24分別為沿著圖21和23的A-A'線截取的截面圖。

圖25和27是示出了根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法的透視圖。

圖26和28分別為沿著圖25和27的A-A'線截取的截面圖。

圖29、31、33、35、37、39和41是示出了根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法的透視圖。

圖30、32、34、36、38、40和42分別是沿著圖29、31、33、35、37、39和41的A-A'線截取的截面圖。

圖43是示出了根據本發明構思示例實施例的包括場效應電晶體的電子系統的框圖。

應該指出的是，這些圖意在說明在某些示例性實施例中運用到的方法、結構和/或材料的一般特點，並補充下面提供的書面描述。但是，這些圖並沒有按比例繪製，可能沒有精確反映任一給定實施例的準確結構或性能特點，且不應被理解為限定或限制了示例性實施例所包含的值或屬性的範圍。例如，為清楚起見，可能減小或誇大了分子(molecules)、層、區域和/或結構元件的相對厚度和定位。在各附圖中，相同或相似標號意在指代相同或相似元件或部件。

具體實施方式

下面將參照附圖更加全面地介紹本發明構思的示例性實施例，其中示例性實施例顯示在附圖中。但是，本發明構思的示例性實施例可通過各種不同形式體現，而不應被理解為僅限於本文所提出的實施例；相反，提供這些實施例是為了使本公開徹底且完整，並將示例性實施例的構思全面地傳達給本領域技術人員。在附圖中，為了清晰起見，對層和區域的厚度進行了誇大。附圖中相同的參考號表示相同的元件，因此略去了對它們的描述。

應該了解的是，當某一元件被稱為「連接」或「耦合」到另一元件時，它可能被直接連接或耦合到另一元件，或者可能存在中間元件。相反，當某一元件被稱為「直接連接」或「直接耦合」到另一元件時，則不存在中間元件。文中相同編號指代相同元件。本文所使用的術語「和/或」包括所列一個或多個相關項目的全部組合。用於描述幾個元件或層之間關係的其它術語應以類似的方式對其進行解釋(例如「在…之間」與「直接在…之間」，「相鄰」與「直接相鄰」，「在…之上」與「直接在…之上」)。

應了解，儘管在本文中「第一」、「第二」等術語可用於描述各種元件、組件、區域、層和/或部分，但這些元件、組件、區域、層和/或部分不應被這些術語所限制。這些術語僅僅是用來將某一元件、組件、區域、層和/或部分與另一元件、組件、區域、層和/或部分區分開。因此，在不脫離本示例性實施例指教的情況下，下面討論的第一元件、組件、區域、層和/或部分可被稱為第二元件、組件、區域、層和/或部分。

為了便於說明，諸如「在…之下」、「在…下面」，「低於」、「在…之上」、「高於」等空間相對術語可在本文中用來描述如附圖所示的某一元件或部件與其它元件或部件間的關係。應理解的是，這些空間相對術語除了意在包含附圖中所述方向，還意在包含正在使用或操作中的裝置的不同方向。例如，若將附圖中的裝置翻轉過來，描述為在另外的元件或部件「的下面」或「之下」的元件則將被定向為位於所述另外的元件或部件「之上」。因此，示例性術語「在…下面」可同時包含上方和下方兩種方位。所述裝置可被另外定位(旋轉90度角或其它角度)，應對本文所採用的空間相對描述符作相應解釋。

本文使用的術語僅僅是為了描述特定實施例，並不意在限制示例性實施例。文中使用的單數形式「一個」和「所述」還意在包括其複數形式，除非文中另有明確說明。還應理解的是，若本文使用了術語「包括」和/或「包含」，意在指定所述部件、整體、步驟、操作、元件和/或組件的存在，但並不排除一個或多個另外的部件、整體、步驟、操作、元件、組件和/或它們的組合的存在或附加。

本文參照作為示例性實施例的理想化實施方式(以及中間結構)的示意圖的截面圖示描述了本發明構思的示例性實施例。就此而言，由於例如製造技術和/或公差導致的圖示形狀的變化是可以預期的。因此，不應將本發明構思的示例性實施例解釋為限制於本文中示出的區域的特定性狀，而應包括由於例如製造導致的形狀偏差。例如，示為矩形的注入區域可具有圓形或曲線的特徵和/或在注入區域邊緣的注入濃度具有一定梯度而不是從注入區到非注入區的二元變化。同樣，通過注入形成的掩埋區可能導致在該掩埋區與發生注入所通過的表面之間的區域內的一些注入。因此，附圖所示區域本質上為示意性的，它們的形狀並不意在說明裝置某一區域的真實形狀，也不意在限制示例性實施例的範圍。

除非另有其他定義，否則本文採用的所有術語(包括技術術語和科學術語)的意思與本發明構思的示例性實施例所屬領域的技術人員通常理解的意思相同。還應理解，諸如那些在通用字典中已定義的術語，被翻譯成的意思應與它們在相關領域的文章中的意思一致，而不應被翻譯為理想化或過於正式的意思，除非在本文中有如此的明確定義。

下面將參照圖1至圖12描述根據本發明構思的示例性實施例的形成場效應電晶體的方法。圖1、3、5、7、9和11是示出了根據本發明構思的示例性實施例的形成場效應電晶體的方法的透視圖，圖2、4、6、8、10和12分別是沿著圖1、3、5、7、9和11的A-A』線截取的截面圖。

參照圖1和圖2，可提供包括第一區域RG1和第二區域RG2的襯底100。該襯底100可包括基於半導體的結構。在示例性實施例中，該襯底100可為矽襯底或絕緣體上矽(SOI)襯底。所述第一區域RG1和第二區域RG2可為提供有閾值電壓互不相同的元件的兩個不同區域。例如第一區域RG1和第二區域RG2可分別為NMOS電晶體區域和PMOS電晶體區域。

可在襯底100上形成第一掩模圖案201。可在提供有該第一掩模圖案201的襯底100上形成第二掩模層205。形成第二掩模層205使其共形地覆蓋提供有第一掩模圖案201的襯底100。第一掩模圖案201和第二掩模層205可由相互具有刻蝕選擇性的材料製成。例如，第二掩模層205和第一掩模圖案201可包括從氧化矽、氮化矽、氮氧化矽、光致抗蝕劑材料、旋塗玻璃(SOG)材料和/或旋塗硬掩模(SOH)材料構成的集合中選出的不同材料。第一掩模圖案201和第二掩模層205可通過物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積或旋塗法中的至少一種方法形成。

參照圖3和圖4，可在第二掩模層205上執行隔離物形成工藝，以形成第二掩模圖案206。形成的第二掩模圖案206可暴露第一掩模圖案201，從而具有隔離物形狀。例如，隔離物形成工藝可包括以各向異性方式進行的等離子體刻蝕工藝。第二掩模圖案206可具有彼此基本相同的寬度。在下文中，對於鰭部或掩模圖案，寬度可為沿著x軸方向測量到的尺寸。被第二掩模圖案206暴露的第一掩模圖案201可被移除，以形成位於第二掩模圖案206之間的第一溝槽101。第一掩模圖案201的移除可包括以抑制對第二掩模圖案206進行刻蝕的方式執行的選擇性刻蝕工藝。

參照圖5和圖6，可使用第二掩模圖案206作為刻蝕掩模來刻蝕襯底100，以形成具有第一寬度T1的第一鰭部F1(在本文中還被稱為鰭形電晶體有源區或溝道區)。在下文中，鰭部F1的寬度為該鰭部的上部寬度。該刻蝕工藝導致在第一鰭部F1之間可形成第二溝槽102。此外，在該刻蝕工藝期間可對第二掩模圖案206的上部進行刻蝕，以使得第二掩模圖案206具有圓形輪廓。第一鰭部F1可為直線形或形如沿著y軸方向延伸的線形圖形。在其它示例性實施例中，當襯底100是包括第一和第二半導體層以及插在其中的電介質層的SOI襯底時，可通過將電介質層上的第二半導體層圖案化來形成第一鰭部F1。第一鰭部F1可被摻有雜質，以控制所要提供的電晶體閾值電壓。例如，可在參照圖1和圖2描述的形成第一掩模圖案201之前對襯底100的上部執行摻雜工藝。儘管附圖顯示了在第一區域RG1和第二區域RG2每個上均提供有多個鰭部，然而單獨的鰭部可被提供在第一區域RG1和第二區域RG2每個上。第二區域RG2上的多個第一鰭部F1可用來定義互不相同的幾個電晶體或定義一個電晶體。將要在第一區域RG1上提供的多個第一鰭部F1可用來定義互不相同的幾個電晶體或一個電晶體。

參照圖7和圖8，外延生長阻礙掩模圖案211可被形成為覆蓋第二區域RG2而暴露第一區域RG1。外延生長阻礙掩模圖案211的形成可包括：順序形成外延生長阻礙層和第三掩模圖案213，以覆蓋第一區域RG1和第二區域RG2，然後使用第三掩模圖案213作為刻蝕掩模來將外延生長阻礙層從第一區域RG1移除。在示例性實施例中，外延生長阻礙掩模圖案211可由相對於第二掩模圖案206具有刻蝕選擇性的材料形成。例如，第二掩模圖案206可包括從氧化矽、氮化矽、氮氧化矽、光致抗蝕劑材料、旋塗玻璃(SOG)材料和/或旋塗硬掩模(SOH)材料構成的集合中選出的至少一種材料，而外延生長阻礙掩模圖案211可包括選自這些材料且與第二掩模圖案206不同的一種材料。第三掩模圖案213包括氧化矽、氮化矽、氮氧化矽或光致抗蝕劑材料中的至少一個。

可增加或減小提供在第一區域RG1上的第一鰭部F1的寬度。在本實施例中，將第一區域RG1上的第一鰭部F1用作種子層來執行外延工藝，以形成第一半導體層SP1。例如，第一半導體層SP1可通過分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、或有機金屬化學氣相沉積(MOCVD)來形成。第一半導體層SP1可被形成為共形地覆蓋第二溝槽102的表面。例如，第一半導體層SP1可覆蓋被外延生長阻礙掩模圖案211和第二掩模圖案206暴露在外的第一鰭部F1的側壁，以及覆蓋位於該第一鰭部F1之間的襯底100的頂部表面。在下文中，除非另有說明，否則位於第一鰭部F1之間的第二溝槽102的底面可稱為襯底100的頂部表面，並且第一半導體層SP1和被其覆蓋的第一鰭部F1可被統稱為第二鰭部F2。因此，每個第二鰭部F2可具有大於第一寬度T1的第二寬度T2。這裡，第二寬度T2可被定義為第一寬度T1與半導體層厚度之和。在示例性實施例中，由於第一鰭部F1的頂部表面覆蓋有第二掩模圖案206，因此可阻礙第一半導體層SP1從第一鰭部F1的頂部表面生長。因此，可將第一鰭部F1和第二鰭部F2的頂部表面定位在距離襯底100的頂部表面基本相同的垂直高度H1的位置。

鰭式場效應電晶體(在下文中稱為「鰭式-FET」或「鰭式FET」)可將從襯底突出的鰭部用作它的主體或溝道區，由此與平面形電晶體相比具有改進的短溝道效應。但是，由於鰭式-FET的溝道區比平面形電晶體窄，因此在用來控制鰭式-FET閾值電壓的離子注入工藝中可能存在困難。在鰭式-FET的鰭部具有相互不同寬度的情況下，鰭式FET的溝道區的體積也互不相同。基於這種鰭寬上的差異，離子注入工藝可用來使鰭式-FET的閾值電壓互不相同。根據本發明構思的示例性實施例，可以形成彼此寬度不同的鰭部，這將使得製作具有彼此不同閾值電壓的電晶體成為可能。

第一半導體層SP1可由與第一鰭部F1相同或相似的材料形成，或者由晶格常數和/或帶隙不同於第一鰭部F1的材料形成。例如，第一鰭部F1可以是部分的單晶矽片，而第一半導體層SP1可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe或SiC中的至少一種。第一半導體層SP1可包括帶隙不同於第一鰭部F1的半導體材料。例如，第一鰭部F1可包括GaAs，而第一半導體層SP1可包括AlGaAs。第一半導體層SP1可與第一鰭部F1具有相同的導電類型。例如，第一半導體層SP1在外延工藝期間可採用原位摻雜的方式進行摻雜，且第一半導體層SP1的摻雜濃度可與第一鰭部F1的摻雜濃度不同。在示例性實施例中，第一半導體層SP1的摻雜濃度可小於第一鰭部F1的摻雜濃度。

參照圖9和圖10，可移除第二掩模圖案206、外延生長阻礙掩模圖案211和第三掩模圖案213。第二掩模圖案206、外延生長阻礙掩模圖案211和第三掩模圖案213的移除可包括多個選擇性刻蝕工藝。移除工藝完成後，可形成器件隔離層110以填充第一鰭部F1和第二鰭部F2之間的第二溝槽102。在示例性實施例中，器件隔離層110的形成可包括：形成覆蓋第一區域RG1和第二區域RG2的電介質層，然後刻蝕該電介質層以使第一鰭部F1和第二鰭部F2的上部暴露。器件隔離層110可由高密度等離子體氧化物層、旋塗玻璃(SOG)層和/或CVD氧化物層形成。

參照圖11和圖12，可在第一鰭部F1和第二鰭部F2上順序地形成柵極電介質圖案141和柵極電極圖案143。柵極電介質圖案141和柵極電極圖案143的形成可包括：在提供有器件隔離層110的結構上順序形成柵極電介質和柵極電極層，然後使用刻蝕掩模刻蝕柵極電介質和柵極電極層。柵極電介質圖案141可包括氧化物層或氮氧化物層。例如，柵極電介質圖案141可包括氧化矽層。柵極電介質圖案141可包括介電常數大於氧化矽層的高k電介質。柵極電極圖案143可包括摻雜半導體、金屬、導電金屬氮化物或金屬與半導體的化合物中的至少一種。在示例性實施例中，每個柵極電介質圖案141和柵極電極圖案143可通過化學氣相沉積、濺射工藝和/或原子層沉積形成。其後，源極/漏極區可在被柵極電極圖案143暴露的第一鰭部F1和第二鰭部F2的上部中形成。

根據本發明構思的示例性實施例，可以形成具有彼此不同寬度的鰭部。這使得能夠形成具有彼此不同閾值電壓的鰭式-FET。

下面將參照圖13至圖20描述根據本發明構思的另一些示例性實施例的形成場效應電晶體的方法。圖13、15、17和19是示出了根據本發明構思的另一些示例性實施例的形成場效應電晶體的方法的透視圖，圖14、16、18和20分別是沿著圖13、15、17和19的A-A'線截取的截面圖。為了簡明起見，先前描述的元件可以由相似或相同的標號標識，不贅述其重複的描述。

參照圖13和圖14，可形成從襯底100上突起的第一鰭部F1。第一鰭部可通過刻蝕工藝形成，該刻蝕工藝使用襯底100上提供的掩模圖案作為刻蝕掩模。例如，第一鰭部F1可通過參照圖1至圖6描述的方法形成，因此第一鰭部F1具有彼此相同的寬度。可形成器件隔離層110來覆蓋第一鰭部F1的下部側壁。器件隔離層110的形成可包括：形成覆蓋第一區域RG1和第二區域RG2的電介質層，然後刻蝕電介質層以使第一鰭部F1的上部暴露。在示例性實施例中，器件隔離層110可由高密度等離子體氧化物層、旋塗玻璃(SOG)層和/或CVD氧化物層製成。在其它示例性實施例中，第一鰭部F1的形成可包括在襯底100上形成掩模圖案後進行的外延工藝。被該掩模圖案暴露的襯底100的頂部表面可被用作外延工藝中的種子層。在這種情況下，第一鰭部F1可由與襯底100相同或相似的材料製成，或者由與襯底100具有不同的晶格常數和/或帶隙的材料製成。例如，襯底100可為單晶矽片，而第一鰭部F1可包括Ge、SiGe或SiC中的至少一種。

參照圖15和圖16，可在提供有器件隔離層110的結構上形成外延生長阻礙掩模圖案211，以覆蓋第二區域RG2並暴露第一區域RG1。外延生長阻礙掩模圖案211的形成可包括：形成外延生長阻礙層和第三掩模圖案213以覆蓋第一區域RG1和RG2，然後使用第三掩模圖案213作為刻蝕掩模來將外延生長阻礙層從第一區域RG1上移除。在示例性實施例中，外延生長阻礙掩模圖案211可由相對於器件隔離層110具有刻蝕選擇性的材料製成。例如，器件隔離層110可包括從氧化矽、氮化矽、氮氧化矽、光致抗蝕劑材料、旋塗玻璃(SOG)材料和/或旋塗硬掩模(SOH)材料組成的集合中選出的至少一個，而外延生長阻礙掩模圖案211可包括選自這些材料但不同於器件隔離層110的材料。第三掩模圖案213可包括氧化矽、氮化矽、氮氧化矽或光致抗蝕劑材料中的至少一種。

參照圖17和圖18，可進行一個工藝來增加或減小提供在第一區域RG1上的鰭部的上部寬度。在本實施例中，可進行外延工藝來形成第二半導體層SP2，在該外延工藝中，將第一區域RG1上的第一鰭部F1暴露的上部用作種子層。例如，第二半導體層SP2可通過分子束外延(MBE)、液相外延(LPE)、氣相外延(VPE)或有機金屬氣相沉積(MOCVD)來形成。包括第二半導體層SP2和第一鰭部F1的結構可被統稱為第二鰭部F2。這裡，第二鰭部F2的上部具有的第二寬度T2可大於在第二區域RG2上提供的第一鰭部F1的第一寬度F1。由於第二半導體層SP2的存在，當從襯底100的頂部表面開始測量時，第二鰭部F2的高度H2可高於第一鰭部F1的高度H1。

第二半導體層SP2可由與第一鰭部F1相同或相似的材料製成，或者由與第一鰭部F1具有不同晶格常數和/或帶隙的材料製成。例如，第一鰭部F1可為單晶矽片，而第二半導體層SP2可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe或SiC中的至少一種。第二半導體層SP2可包括與第一鰭部F1具有不同帶隙的半導體材料。例如，第一鰭部F1可包括GaAs而第二半導體層SP2可包括AlGaAs。第二半導體層SP2可與第一鰭部F1具有相同的導電類型。例如，第二半導體層SP2可以在外延工藝中以原位摻雜的方式進行摻雜，且第二半導體層SP2的摻雜濃度可與第一鰭部F1的不同。在示例性實施例中，第二半導體層SP2的摻雜濃度可小於第一鰭部F1的摻雜濃度。

參照圖19和圖20，可移除外延生長阻礙掩模圖案211和第三掩模圖案213。其後，可在第一鰭部F1和第二鰭部F2上順序形成柵極電介質圖案141和柵極電極圖案143。可以使用與參照圖11和圖12描述的方法相同或相似的方法來形成柵極電介質圖案141和柵極電極圖案143。

下面將參照圖21至圖24描述根據本發明構思的另外的示例性實施例的場效應電晶體形成方法。圖21和23是示出了根據本發明構思的另外的示例性實施例的場效應電晶體形成方法的透視圖，圖22和圖24分別是沿著圖21和圖23的A-A'線截取的截面圖。為了簡明起見，先前描述的元件可以由相似或相同的標號標識，不贅述其重複的描述。

參照圖21和圖22，可在參照圖5和圖6描述的結構上形成刻蝕掩模圖案214。形成刻蝕掩模圖案214以使其覆蓋第二區域RG2並暴露第一區域RG1。刻蝕掩模圖案214的形成可包括：在提供有第一鰭部F1的結構上順序形成刻蝕掩模層和第四掩模圖案216，然後使用第四掩模圖案216作為刻蝕掩模來將刻蝕掩模層從第一區域RG1移除。刻蝕掩模圖案214可由相對於第二掩模圖案206具有刻蝕選擇性的材料製成。在示例性實施例中，第二掩模圖案206可包括從氧化矽、氮化矽、氮氧化矽、光致抗蝕劑材料、旋塗玻璃(SOG)材料和/或旋塗硬掩模(SOH)材料組成的集合中選出的至少一種材料，而刻蝕掩模圖案214可包括選自這些材料但不同於第二掩模圖案206的材料。第四掩模圖案216可包括氧化矽、氮化矽、氮氧化矽或光致抗蝕劑材料中的至少一種。

可增加或減小第一區域RG1上提供的第一鰭部F1的寬度。在本實施例中，具有第一寬度T1的第一鰭部F1可被側面刻蝕，以形成具有第三寬度T3的第三鰭部F3。該刻蝕工藝可以以幹法刻蝕和/或溼法刻蝕的方式進行。例如，該刻蝕工藝可包括各向同性刻蝕工藝。第三寬度T3可小於第一寬度T1。對於在形成鰭部F1之前對襯底100進行摻雜的實施例，刻蝕工藝可導致鰭部F1和F3具有不同的摻雜量，使得隨後在鰭部F1和F3上形成的電晶體具有不同的閾值電壓。在一些實施例中，可作為第二溝槽102底面的襯底100的頂部表面也可在形成第三鰭部F3期間被刻蝕。因此，就襯底100的頂部表面的垂直高度而言，第一區域RG1不同於第二區域RG2，從而第一區域RG1與第二區域RG2的表面(鰭部F3和F1從此處突出)可能不在一個平面內。例如，第一區域RG1和第二區域RG2的頂部表面之間可能出現高度差H3。

參照圖23和圖24，可移除第二掩模圖案206、刻蝕掩模圖案214和第四掩模圖案216。移除工藝完成後，可形成器件隔離層110以覆蓋第一鰭部F1和第三鰭部F3的下部側壁。可在第一鰭部F1和第三鰭部F3上順序形成柵極電介質圖案141和柵極電極圖案143。可使用與參照圖11和圖12描述的方法相同或類似的方法形成柵極電介質圖案141和柵極電極圖案143。

下面將參照圖25至28描述根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法。圖25和圖27是示出了根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法的透視圖，圖26和圖28分別是沿著圖25和圖27的A-A'線截取的截面圖。為了簡明起見，先前描述的元件可以由相似或相同的標號標識，不贅述其重複的描述。

參考圖25和圖26，可在參照圖13和圖14描述的結構上形成刻蝕掩模圖案214。形成刻蝕掩模圖案214以覆蓋第二區域RG2並暴露第一區域RG1。刻蝕掩模圖案214的形成可包括：在提供有第一鰭部F1的結構上形成刻蝕掩模層和第四掩模圖案216，然後使用第四掩模圖案216作為刻蝕掩模來將刻蝕掩模層從第一區域RG1移除。

可增加或減小在第一區域RG1上提供的第一鰭部F1的上部寬度。在本實施例中，具有第一寬度T1的第一鰭部F1的上部側壁可被刻蝕，以形成上部寬度為T3的第三鰭部F3。該刻蝕工藝可以以幹法刻蝕和/或溼法刻蝕的方式進行。例如，該刻蝕工藝可包括各向同性刻蝕工藝。第三寬度T3可小於第一寬度T1。該刻蝕工藝導致第三鰭部F3具有的第四高度H4，其小於第一鰭部F1的第一高度H1。

參照圖27和圖28，可移除刻蝕掩模圖案214和第四掩模圖案216。移除工藝完成後，可在第一鰭部F1和第三鰭部F3上順序形成柵極電介質圖案141和柵極電極圖案143。可使用與參照圖11和圖12描述的方法相同或類似的方法形成柵極電介質圖案141和柵極電極圖案143。

下面將參照圖29至圖42描述根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法。圖29、31、33、35、37、39和41是示出了根據本發明構思的另外的示例性實施例的形成場效應電晶體的方法的透視圖，圖30、32、34、36、38、40和42分別是沿著圖29、31、33、35、37、39和41的A-A'線截取的截面圖。為了簡明起見，先前描述的元件可以由相似或相同的標號標識，不贅述其重複的描述。

參照圖29和圖30，可在襯底100上形成第二掩模圖案206。可通過參照圖1至圖4描述的工藝形成第二掩模圖案206，從而使其具有隔離物形狀。第二掩模圖案206可被第一溝槽101彼此隔離開。第二掩模圖案206的第四寬度T4可不同於第一溝槽101的下部寬度T5。在下文中，溝槽寬度可指的是溝槽的下部寬度，掩模圖案的寬度可指的是掩模圖案的下部寬度。在示例性實施例中，第一溝槽101的寬度T5可大於第二掩模圖案206的第四寬度T4。

參照圖31和圖32，可形成第五掩模圖案221來填充第一溝槽101。第五掩模圖案221的形成可包括：形成覆蓋第二掩模圖案206的電介質層，以及進行平面化工藝以暴露第二掩模圖案206。平面化工藝導致第二掩模圖案206的上部可能被刻蝕掉。

參照圖33和圖34，可形成第六掩模圖案217來覆蓋第一區域RG1並暴露第二區域RG2。第六掩模圖案217可由相對於第五掩模圖案221具有刻蝕選擇性的材料製成。一些被第六掩模圖案217暴露的第二掩模圖案206可從第二區域RG2上選擇性移除。因此，被第三溝槽104彼此分隔開的第五掩模圖案221可保留在第二區域RG2上。第五掩模圖案221的第五寬度T5可基本上等於第一溝槽101的寬度。第二掩模圖案206的第四寬度T4可基本上等於第三溝槽104的寬度。

參照圖35和圖36，可形成第七掩模圖案219以覆蓋第二區域RG2並暴露第一區域RG1。第七掩模圖案219可填充第三溝槽104。可從被第七掩模圖案219暴露的第一區域RG1上選擇性移除第六掩模圖案217和一些第五掩模圖案221，可將第二掩模圖案206保留在第一區域RG1上。移除工藝導致暴露出襯底100的第一溝槽101將第二掩模圖案206相互分隔開。

參照圖37和圖38，可從第二區域RG2上移除第七掩模圖案219，以暴露第五掩模圖案221。第五掩模圖案221之間的襯底100可被第三溝槽104暴露。第七掩模圖案219的移除可包括選擇性刻蝕工藝。第七掩模圖案219的移除導致第五掩模圖案221可被保留在第二區域RG2上，且第二掩模圖案206可被保留在第一區域RG1上。第二掩模圖案206的第四寬度T4可不同於第五掩模圖案221的第五寬度T5。第二掩模圖案206的第四寬度T4可基本上等於第三溝槽104的寬度，第五掩模圖案221的第五寬度T5可基本上等於第一溝槽101的寬度。

參照圖39和40，可使用第二掩模圖案206和第五掩模圖案221作為刻蝕掩模對襯底100進行刻蝕。該刻蝕工藝導致可在第一區域RG1上形成具有第四寬度T4的第一鰭部F1，且在第二區域RG2上形成具有第五寬度T5的第二鰭部F2。第一鰭部F1可被第四溝槽107相互分隔開，第二鰭部F2可被第五溝槽108相互分隔開。可通過刻蝕工藝刻蝕第二掩模圖案206和第五掩模圖案221的上部，使其具有圓形剖面。

參照圖41和圖42，可移除第二掩模圖案206和第五掩模圖案221。移除工藝完成後，可形成器件隔離層110來填充第四溝槽107和第五溝槽108，並暴露第一鰭部F1和第二鰭部F2的上部。可在第一鰭部F1和第二鰭部F2上順序形成柵極電介質圖案141和柵極電極圖案143。可採用與參照圖11和圖12描述的方法相同或相似的方法形成柵極電介質圖案141和柵極電極圖案143。

圖43是示出了根據本發明構思的示例性實施例的包含場效應電晶體的電子系統的框圖。

參照圖43，根據本發明構思的示例性實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)單元1120、存儲裝置1130、接口單元1140、和數據總線1150。控制器1110、輸入輸出(I/O)單元1120、存儲裝置1130和接口單元1140中的至少兩個可通過數據總線1150進行相互通信。數據總線1150可對應於發送電信號所經路徑。

控制器1110可包括微處理器、數位訊號處理器、微控制器中的至少一種，或包括與微處理器、數位訊號處理器、微控制器中的任何一個具有相似功能的另一邏輯裝置。I/O單元1120可包括小鍵盤、鍵盤或顯示單元。存儲裝置1130可存儲數據和/或命令。存儲裝置1130還可包括另一種類型的數據存儲裝置，它們與上述數據存儲裝置不同。接口單元1140可將電子數據傳送到通信網絡，或從通信網絡接收電子數據。接口單元1140可以無線操作或通過電線/電纜操作。例如，接口單元1140可包括用於無線通信的天線或用於有線通信的收發器。儘管在附圖中沒有顯示，但電子系統1100還可包括作為高速緩存用來改善控制器1110操作的快速DRAM裝置和/或快速SRAM裝置。可在存儲裝置1130、控制器1110和/或I/O單元1120內提供根據本發明構思的示例性實施例的場效應電晶體。可將電子系統1100應用於個人數字助理(PDA)、可攜式計算機、上網本、無線手機、行動電話、數位音樂播放器、存儲卡或電子產品。所述電子產品可無線接收或發送信息/數據。

根據本發明構思的示例性實施例，提供了使場效應管的鰭部具有彼此不同寬度的方法。

儘管對本發明構思的示例性實施例進行了特別展示和描述，但本領域的技術人員還應理解的是，在不脫離所附權利要求的精神和範圍的情況下可對其形式和細節作出改動。