非易失性存儲器裝置、存儲器系統及操作它們的方法與流程

2023-06-11 18:36:46

本申請要求於2015年12月4日在韓國知識產權局提交的韓國專利申請No.10-2015-0172662的優先權，該申請的公開以引用方式全文併入本文中。

技術領域

本發明構思涉及非易失性存儲器裝置、包括該非易失性存儲器裝置的存儲器系統、操作該非易失性存儲器裝置的方法以及操作該存儲器系統的方法。

背景技術：

將存儲數據的存儲器裝置分為易失性存儲器裝置或者非易失性存儲器裝置。作為非易失性存儲器裝置的示例，將閃速存儲器裝置用於行動電話、數位相機、個人數字助理(PDA)、可攜式計算機裝置、計算機裝置和其它裝置中。

技術實現要素：

根據示例性實施例，提供了如下一種操作包括三維(3D)存儲器單元陣列的非易失性存儲器裝置的方法。利用第一讀電壓電平對連接至第一字線的第一存儲器單元執行第一讀操作。如果第一讀操作失敗，則對第一存儲器單元執行讀重試操作，以將讀重試電壓電平設為第二讀電壓電平。基於第一讀電壓電平與第二讀電壓電平之間的差來確定讀偏移表。讀偏移表存儲多個讀電壓偏移。利用通過利用讀偏移表確定的第三讀電壓電平對連接至第二字線的第二存儲器單元執行第二讀操作。

根據本發明構思的示例性實施例，提供了如下一種操作存儲器系統的方法，所述存儲器系統包括具有3D存儲器單元陣列的非易失性存儲器裝置和被構造為控制非易失性存儲器裝置的存儲器控制器。利用第一讀電壓電平對連接至第一字線的第一存儲器單元執行第一讀操作。如果第一讀操作失敗，則利用讀重試電壓對第一存儲器單元執行讀重試操作。在讀重試操作中，讀重試電壓設為第二讀電壓電平。存儲器控制器基於第一讀電壓電平與第二讀電壓電平之間的差來確定讀偏移表。讀偏移表存儲多個讀電壓偏移。存儲器控制器將從讀偏移表的所述多個讀電壓偏移中選擇的讀電壓偏移發送至非易失性存儲器裝置。選擇的讀電壓偏移對應於第二字線。利用選擇的讀電壓偏移對連接至第二字線的第二存儲器單元執行第二讀操作。

根據本發明構思的示例性實施例，提供了一種操作存儲器系統的方法，所述存儲器系統包括具有3D存儲器單元陣列的非易失性存儲器裝置和被構造為控制非易失性存儲器裝置的存儲器控制器。利用第一讀電壓電平對連接至第一字線的第一存儲器單元執行第一讀操作。如果第一讀操作失敗，則利用讀重試電壓對第一存儲器單元執行讀重試操作。讀重試電壓電平設為第二讀電壓電平。存儲器控制器基於第一讀電壓電平與第二讀電壓電平之間的差確定讀偏移表。讀偏移表存儲多個讀電壓偏移。存儲器控制器利用讀偏移表來確定第三讀電壓電平。利用第三讀電壓電平對連接至第二字線的第二存儲器單元執行第二讀操作。

根據本發明構思的示例性實施例，提供了如下一種非易失性存儲器裝置。存儲器單元陣列包括連接至豎直地堆疊在襯底上的多根字線的多個存儲器單元。控制邏輯電路對第一字線執行第一讀操作和讀重試操作，以根據第一讀操作的默認讀電壓電平與讀重試操作的讀重試電壓電平之間的差來確定讀偏移表，並且利用讀偏移表對第二字線執行第二讀操作。讀偏移表存儲多個讀電壓偏移。以多根字線中的預定數量的字線為單位來設置多個讀電壓偏移中的每一個。

根據本發明構思的示例性實施例，提供了如下一種存儲器系統。存儲器裝置包括連接至豎直地堆疊在襯底上的多根字線的多個存儲器單元。存儲器控制器對第一字線執行第一讀操作和讀重試操作，以根據第一讀操作的默認讀電壓電平與讀重試操作的讀重試電壓電平之間的差來確定讀偏移表，並且利用讀偏移表對第二字線執行第二讀操作。讀偏移表存儲多個讀電壓偏移。以多根字線中的預定數量的字線為單位來設置多個讀電壓偏移中的每一個。

根據本發明構思的示例性實施例，提供了如下一種操作包括三維(3D)存儲器單元陣列的非易失性存儲器裝置的方法。對3D存儲器單元陣列執行包括第一讀操作的多個讀操作。在所述多個讀操作中，首先利用第一讀電壓電平對第一字線執行第一讀操作。在首先執行第一讀操作之後且在其次對第二字線執行第二讀操作之前，利用第二讀電壓電平對第一字線執行讀重試操作。基於第一讀電壓電平和第二字線的讀偏移來產生第三讀電壓電平。利用第三讀電壓電平來執行第二讀操作。

附圖說明

通過參照附圖詳細描述本發明構思的示例性實施例，本發明構思的這些和其它特徵將變得更清楚，在附圖中：

圖1是示出根據本發明構思的示例性實施例的存儲器系統的框圖；

圖2是示出根據本發明構思的示例性實施例的存儲器系統的框圖；

圖3是示出根據本發明構思的示例性實施例的存儲器裝置的框圖；

圖4是示出包括在圖3的存儲器單元陣列中的存儲器塊的示例的電路圖；

圖5是圖4的存儲器塊的透視圖；

圖6顯示了示出包括在圖3的存儲器單元陣列中的存儲器單元的初始閾值電壓分布和改變後的閾值電壓分布的曲線圖；

圖7A是表示根據本發明構思的示例性實施例的與圖4的第一字線相對應的存儲器單元的閾值電壓分布的一部分的曲線圖；

圖7B是表示根據本發明構思的示例性實施例的與圖4的第二字線相對應的存儲器單元的閾值電壓分布的一部分的曲線圖；

圖8是示出相對於圖7A和圖7B的第二狀態分別在不同的保留時間測量的對應的字線的失效位變化的曲線圖；

圖9是示出相對於圖7A和圖7B的第二狀態分別在不同的讀環境下測量的對應的字線的閾值電壓分布變化的曲線圖；

圖10A至圖10C是示出與存儲在圖2的讀偏移表存儲單元中的讀偏移表組相關的信息的圖；

圖11是示出根據本發明構思的示例性實施例的讀偏移表組的圖；

圖12A和圖12B是示出根據本發明構思的示例性實施例的其中NAND串劃分為多個組的示例的圖；

圖13是示出根據本發明構思的示例性實施例的讀偏移表組的圖；

圖14是示出根據本發明構思的示例性實施例的操作存儲器裝置的方法的流程圖；

圖15示出了根據本公開的比較例的連接至不同的字線的存儲器單元的第一閾值電壓分布、第二閾值電壓分布和第三閾值電壓分布的曲線圖；

圖16示出了根據本發明構思的示例性實施例的連接至不同的字線的存儲器單元的第一閾值電壓分布、第二閾值電壓分布和第三閾值電壓分布的曲線圖；

圖17是更詳細地示出根據本發明構思的示例性實施例的操作存儲器裝置的方法的流程圖；

圖18是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖；

圖19是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖；

圖20是示出根據本發明構思的示例性實施例的存儲器系統的框圖；

圖21是示出根據本發明構思的示例性實施例的存儲器系統的框圖；

圖22是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖；

圖23是示出根據本發明構思的示例性實施例的存儲器系統的框圖；以及

圖24是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖。

具體實施方式

圖1是示出根據本發明構思的示例性實施例的存儲器系統10的框圖。

參照圖1，存儲器系統10可包括存儲器裝置100和存儲器控制器200，並且存儲器裝置100可包括存儲器單元陣列110和控制邏輯電路120。響應於來自主機的讀/寫請求，存儲器控制器200可控制存儲器裝置100讀取存儲在存儲器裝置100中的數據或者將數據寫入至存儲器裝置100。例如，存儲器控制器200可為存儲器裝置100提供地址ADDR、命令CMD和控制信號CTRL，以控制對於存儲器裝置100的編程(寫)操作、讀操作或擦除操作。此外，可在存儲器控制器200與存儲器裝置100之間交換用於編程操作的數據和讀取的數據。

存儲器單元陣列110可包括多個存儲器單元。例如，所述多個存儲器單元中的每一個可為閃速存儲器單元。下面，在本發明構思的實施例中，將描述所述多個存儲器單元中的每一個是NAND閃速存儲器單元。然而，本發明構思的實施例不限於此。作為另一實施例，所述多個存儲器單元中的每一個可為諸如電阻式隨機存取存儲器(ReRAM)單元的電阻式存儲器單元、相變RAM(PRAM)單元或磁性RAM(MRAM)單元。

在一些實施例中，存儲器單元陣列110可包括二維(2D)存儲器單元陣列，其包括沿著行方向和列方向排列的多個串。在一些實施例中，存儲器單元陣列110可包括三維(3D)存儲器單元陣列，其包括多個NAND串。所述NAND串中的每一個可包括連接至豎直地堆疊在襯底上的字線的存儲器單元。將參照圖4和圖5描述這一點。

3D存儲器單元陣列以單片方式形成在存儲器單元的陣列的一個或多個物理層級中，所述存儲器單元具有布置在矽襯底上方的有源區域和與這些存儲器單元的操作關聯的電路，所述關聯的電路在所述襯底上方或在所述襯底中均可。術語「單片」意指所述陣列的各層級的層直接布置在所述陣列的各下一層級的層上。

在本發明構思的示例性實施例中，3D存儲器單元陣列包括豎直地取向以使得至少一個存儲器單元位於另一存儲器單元上方的豎直NAND串。所述至少一個存儲器單元可包括電荷俘獲層。以引用方式併入本文中的以下專利文獻描述了用於3D存儲器單元陣列的構造，其中3D存儲器陣列被構造為多個層級，在各層級之間共享字線和/或位線：美國專利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235以及美國專利公開No.2011/0233648。

控制邏輯電路120可利用對於存儲器單元的讀區段中的第一讀電壓電平控制對於連接至與讀地址相對應的第一字線的第一存儲器單元的讀操作。這裡，第一讀電壓電平可為基於存儲器單元的初始閾值電壓分布(例如，圖6的61)確定的默認讀電壓電平。當讀操作失敗時，控制邏輯電路120可利用第二讀電壓電平控制對於連接至第一字線的第一存儲器單元的讀重試操作。這裡，第二讀電壓電平可為基於存儲器單元的改變後的閾值電壓分布(例如，圖6的62)確定的讀重試電壓電平。

當讀重試操作成功時，第二讀電壓電平可設為對於第一字線的最佳讀電壓電平。在示例性實施例中，控制邏輯電路120可基於從存儲器單元陣列110讀取的數據來確定讀重試操作是成功還是失敗。當讀重試操作成功時，控制邏輯電路120可將第二讀電壓電平設為最佳讀電壓電平。然而，本發明構思的實施例不限於此。作為另一實施例，存儲器控制器200可基於從存儲器裝置100接收到的數據來確定讀重試操作是成功還是失敗。當讀重試操作成功時，存儲器控制器200可將第二讀電壓電平設為最佳讀電壓電平。

控制邏輯電路120可利用根據第一讀電壓電平和第二讀電壓電平之間的差確定的讀偏移表來控制對於連接至與下一讀地址相對應的第二字線的第二存儲器單元的讀操作。這裡，讀偏移表可以為存儲分別對應於字線的讀電壓偏移的表。分別對應於不同的字線的讀電壓偏移可彼此不同地存儲。這裡，對應於第二字線的讀電壓偏移可表示預定最佳讀電壓電平與對於第二字線的最佳讀電壓電平之間的差。這樣，控制邏輯電路120可利用通過補償用於每個字線的閾值電壓分布變化(例如，用於每個字線的閾值電壓變化)獲得的最佳讀電壓電平來執行對於連接至第二字線的第二存儲器單元的讀操作。將參照圖9至圖13詳細描述讀偏移表。

根據實施例，可基於第一讀電壓電平與第二讀電壓電平之間的差和第一字線來選擇多個讀偏移表之一。可分別在不同的讀環境下限定所述多個讀偏移表。所述讀環境中的每一個可包括保留時間、讀擾動或者溫度衝擊(bump)。然而，根據實施例的讀環境不一定限於上述範例。例如，可通過各種環境改變預先定義多個讀偏移表。

保留時間可為在存儲器單元編程之後在高溫或室溫下經過的時間，並且可被稱作「數據保留時間」。存儲器單元的電荷損失可隨著保留時間增加而增加，並且字線的電荷損失速度可彼此不同。例如，通過編程操作在電荷存儲層中俘獲的電子可由於隨著時間的流逝出現的再分布現象(例如，諸如向溝道區域放電和通過電荷存儲層的轉移的各種現象)而減少。這樣，存儲器單元的閾值電壓可降低。在這種情況下，可發生對於存儲器單元的閾值電壓分布的下降和散布(drooping and spreading)。這裡，字線的閾值電壓增量可彼此不同。

讀擾動可指其中在對於連接至選擇的字線的存儲器單元重複地執行讀操作時，與鄰近於選擇的字線的字線連接的存儲器單元的閾值電壓分布發生改變的現象。例如，隨著對於連接至選擇的字線的存儲器單元的讀操作的數量增加，連接至鄰近的字線的存儲器單元的閾值電壓可增大。各字線的閾值電壓增量可根據相對於選擇的字線的距離而變化。

溫度衝擊可指其中存儲器單元的閾值電壓分布根據執行高溫編程/高溫讀操作、高溫編程/低溫讀操作、低溫編程/高溫讀操作和低溫編程/低溫讀操作的結果改變的現象。例如，編程操作與讀操作之間的溫度差越大，存儲器單元的閾值電壓變化就越大。各字線的閾值電壓變化可彼此不同。

在示例性實施例中，可根據保留時間事先定義多個讀偏移表。即使未知與讀地址相對應的存儲器單元的保留時間，也可通過利用基於對於第一字線的第一讀電壓電平與第二讀電壓電平之間的差選擇的讀偏移表來在讀電壓偏移施加至其它字線的條件下執行讀操作。這樣，即使未針對各字線執行讀重試操作，也能夠補償各字線的閾值電壓分布變化。這可意味著存儲器裝置100的性能提高了。

在示例性實施例中，控制邏輯電路120可選擇存儲在存儲器單元陣列110的部分區域或者控制邏輯電路120的寄存器中的多個讀偏移表之一。控制邏輯電路120可通過將選擇的讀偏移表的對應於第二字線的讀電壓偏移施加至第一讀電壓電平來確定第三讀電壓電平。控制邏輯電路120可執行控制，以將具有確定的第三讀電壓電平的讀電壓施加至第二字線。然而，本發明構思的實施例不限於此。作為另一實施例，存儲器控制器200可選擇所述多個讀偏移表之一，並且可為存儲器裝置100提供選擇的讀偏移表的與對應於第二字線的讀電壓偏移相關的信息。

圖2是示出根據本發明構思的示例性實施例的存儲器系統10a的框圖。

參照圖2，存儲器系統10a可包括存儲器裝置100和存儲器控制器200a。存儲器控制器200a可包括讀偏移表(ROT)存儲單元210、讀電平(RL)控制器220和誤差校正碼(ECC)單元230。根據實施例的存儲器系統10a可對應於圖1的存儲器系統10的範例。參照圖1描述的內容可應用於圖2的實施例，並且省略對其的重複描述。

讀偏移表存儲單元210可存儲多個讀偏移表組，多個讀偏移表組中的每一個包括多個讀偏移表。例如，可通過緩衝存儲器的部分區域實現讀偏移表存儲單元210。將參照圖10A至圖10C描述讀偏移表組，並且將參照圖11至圖13描述讀偏移表。

讀電平控制器220可控制將被施加至與從存儲器控制器200接收到的第一地址相對應的第一字線的讀電壓，以具有第一讀電壓電平。這裡，第一讀電壓電平可為基於存儲器單元的初始閾值電壓分布確定的最佳讀電壓電平。當利用第一讀電壓電平執行的讀操作失敗時，讀電平控制器220可控制將被施加至第一字線的讀電壓，以具有第二讀電壓電平。當利用第二讀電壓電平執行的讀操作成功時，讀電平控制器220可將第二讀電壓電平設為最佳讀電壓電平。

讀電平控制器220可基於第一讀電壓電平與第二讀電壓電平之間的差來選擇存儲在讀偏移表存儲單元210中的多個偏移表之一。然後，讀電平控制器220可從選擇的讀偏移表中獲得讀電壓偏移，該讀電壓偏移與對應於從存儲器控制器200接收到的第二地址的第二字線相對應。

在示例性實施例中，讀電平控制器220可將關於讀電壓偏移的信息與讀命令和第二地址一起發送至存儲器裝置100。例如，可將關於讀電壓偏移的信息作為控制信號CTRL提供至存儲器裝置100。這樣，通過將對應的讀電壓偏移施加至第一讀電壓電平，存儲器裝置100可獲得第三讀電壓電平。例如，可通過將讀電壓偏移加至第一讀電壓電平獲得第三讀電壓電平。控制邏輯電路120可執行控制以將第三讀電壓電平施加至第二字線。例如，可執行對於連接至第二字線的存儲器單元的讀操作。

在示例性實施例中，讀電平控制器220可通過將讀電壓偏移施加至第一讀電壓電平獲得第三讀電壓電平。讀電平控制器220可將關於第三讀電壓電平的信息與讀命令和第二地址一起發送至存儲器裝置100。例如，可將關於第三讀電壓電平的信息作為控制信號CTRL提供至存儲器裝置100。這樣，存儲器裝置100的控制邏輯電路120可執行控制，以將第三讀電壓電平施加至對應於第二地址的第二字線。例如，可執行對於連接至第二字線的存儲器單元的讀操作。

ECC單元230可執行對於從存儲器裝置100接收到的數據的誤差校正操作。例如，ECC單元230可利用諸如理德所羅門(RS)碼、海明碼或者循環冗餘校驗(CRC)碼的算法執行ECC編碼處理和ECC解碼處理。這裡，ECC編碼處理可包括基於待編程的數據產生奇偶校驗位，並且ECC解碼處理可包括：從自存儲器裝置100讀取的數據中檢測誤差位；以及校正檢測到的誤差位。例如，ECC單元230可將在對數據編程的過程中產生並且存儲的奇偶校驗位與在讀取數據的過程中產生的奇偶校驗位進行比較，並且可基於比較結果檢測誤差位。ECC單元230可通過執行對於檢測到的誤差位的邏輯操作(例如，異OR(XOR)操作)來校正誤差位。

圖3是示出根據本發明構思的示例性實施例的存儲器裝置100的框圖。

參照圖3，存儲器裝置100可包括存儲器單元陣列110、控制邏輯電路120、電壓產生器130、行解碼器140和頁緩衝器150。根據實施例的存儲器單元陣列110可為圖1和圖2的存儲器單元陣列110的示例，並且控制邏輯電路120可為圖1和圖2的控制邏輯電路120的示例。然而，存儲器裝置100的構造不需要限於圖3的構造。例如，存儲器裝置100還可包括諸如數據輸入/輸出單元的其它元件。

存儲器單元陣列110可包括多個存儲器單元並且可連接至字線WL和位線BL。例如，存儲器單元陣列110可通過字線WL、串選擇線SSL和地選擇線GSL連接至行解碼器140，並且可通過位線BL連接至頁緩衝器150。每個存儲器單元可存儲一個或多個位。例如，每個存儲器單元可被用作單級單元、多級單元或三級單元。在示例性實施例中，包括在存儲器單元陣列110中的多個存儲器塊BLK1至BLKz的一部分可被用作單級單元塊，並且其餘的可被用作多級單元塊或者三級單元塊。將參照圖4和圖5描述存儲器單元陣列110的詳細構造。

控制邏輯電路120可基於從存儲器控制器200接收到的命令CMD、地址ADDR和控制信號CTRL輸出用於將數據寫入至存儲器單元陣列110、從存儲器單元陣列110讀取數據或者擦除存儲在存儲器單元陣列110中的數據的各種控制信號。例如，控制邏輯電路120可整體控制存儲器裝置100的各種操作。

可將從控制邏輯電路120輸出的各種控制信號提供至電壓產生器130、行解碼器140和頁緩衝器150。例如，控制邏輯電路120可將電壓控制信號CTRL_vol提供至電壓產生器130，將行地址X-ADDR提供至行解碼器140，並且將列地址Y-ADDR提供至頁緩衝器150。然而，本發明構思的實施例不限於此。例如，控制邏輯電路120還可將其它控制信號提供至電壓產生器130、行解碼器140和頁緩衝器150。

在示例性實施例中，控制邏輯電路120可包括讀控制器125。在讀操作中，讀控制器125可控制電壓產生器130和行解碼器140，以將具有對應於默認電平的第一讀電壓電平的讀電壓施加至選擇的字線。此外，當讀操作失敗時，讀控制器125可控制讀重試操作以確定對於選擇的存儲器單元的最佳讀電壓電平。

例如，讀控制器125可控制電壓產生器130和行解碼器140，以將具有與第一讀電壓電平不同的第二讀電壓電平的讀電壓施加至選擇的字線。在示例性實施例中，當讀操作成功時，讀電平控制器220可將第二讀電壓電平設為最佳讀電壓電平。讀控制器125的操作不需要限於本公開。例如，讀控制器125可利用各種方式執行讀重試操作，以確定對於選擇的存儲器單元的最佳讀電壓電平。以引用方式併入本文中的以下專利文獻描述了讀重試操作：美國專利公開No.2015/0029796和No.2014/0022853以及美國專利No.9,036,412。

讀控制器125可通過利用基於第一讀電壓電平與第二讀電壓電平之間的差從預先定義的所述多個讀偏移表中選擇的讀偏移表來控制對應於下一地址的讀操作。例如，在對於下一地址的讀操作中，讀控制器125可控制電壓產生器130和行解碼器140，以將具有通過將讀電壓偏移施加至第一讀電壓電平獲得的第三讀電壓電平的讀電壓施加至選擇的字線。

電壓產生器130可基於電壓控制信號CTRL_vol產生用於執行對於存儲器單元陣列110的編程操作、讀操作和擦除操作的各種電壓。例如，電壓產生器130可產生用於驅動字線WL的字線驅動電壓VWL，例如，編程電壓(或者寫電壓)、讀電壓、編程抑制電壓、讀抑制電壓、擦除驗證電壓或者編程驗證電壓。此外，電壓產生器130還可產生用於驅動串選擇線SSL的串選擇線驅動電壓和用於驅動地選擇線GSL的地選擇線驅動電壓。電壓產生器130還可產生將被提供至存儲器單元陣列110的擦除電壓。

行解碼器140可響應於從控制邏輯電路120接收到的行地址X-ADDR選擇字線WL的一部分。例如，在讀操作中，行解碼器電路140可將讀電壓施加至選擇的字線以及將讀抑制電壓施加至未選擇的字線。此外，在編程操作中，行解碼器電路140可將編程電壓施加至選擇的字線以及將編程抑制電壓施加至未選擇的字線。此外，行解碼器140可響應於從控制邏輯電路120接收到的行地址X-ADDR選擇串選擇線SSL的一部分或者地選擇線GSL的一部分。

頁緩衝器150可通過位線BL連接至存儲器單元陣列110，並且可響應於從控制邏輯電路120接收到的列地址Y-ADDR選擇位線BL的一部分。例如，在讀操作中，頁緩衝器150可作為讀出放大器操作，並且可感測存儲在存儲器單元陣列110中的數據。同時，在編程操作中，頁緩衝器150可作為寫驅動器操作，並且可存儲將被寫至存儲器單元陣列110的數據。

圖4是示出包括在圖3的存儲器單元陣列110中的存儲器塊BLK1的示例的電路圖。

參照圖4，存儲器單元陣列110可為豎直NAND閃速存儲器的存儲器單元陣列並且可包括多個存儲器塊。存儲器塊BLK1可包括多個NAND串NS11至NS33、多根字線WL1至WL8、多個位線BL1至BL3、多個地選擇線GSL1至GSL3、多個串選擇線SSL1至SSL3以及共源極線CSL。這裡，NAND串的數量、字線的數量、位線的數量、地選擇線的數量以及串選擇線的數量可根據各實施例不同地改變。每個NAND串(例如，NS11)可包括串聯連接的串選擇電晶體SST、多個存儲器單元MC1至MC8以及地選擇電晶體GST。

圖5是圖4的存儲器塊BLK1的透視圖。

參照圖5，包括在存儲器單元陣列110中的每個存儲器塊可在垂直於襯底SUB的方向上形成。在圖5中，為了方便描述，存儲器塊BLK1包括兩根選擇線GSL和SSL、八根字線WL1至WL8和三根位線BL1至BL3。然而，本發明構思不限於此。例如，包括在存儲器塊BLK1中的線的數量可比圖5所示的更多或更少。沿第一方向順序排列並且沿第三方向穿過多個絕緣層IL的多個柱「P」可設置在兩個相鄰共源線CSL之間的襯底區域上。例如，每個柱「P」的表面層「S」可包括摻雜有第一導電類型的摻雜劑的矽材料，並且用作溝道區域。同時，每個柱「P」的內層「I」可包括諸如矽氧化物的絕緣材料或空氣間隙。在兩個相鄰的共源線CSL之間的區域中，諸如選擇線GSL和SSL以及字線WL1至WL8的柵電極GE可設置在電荷存儲層CS的暴露的表面上。漏極或漏極接觸件DR可分別設置在多個柱「P」上。

圖6顯示了示出包括在圖3的存儲器單元陣列110中的存儲器單元的初始閾值電壓分布61和改變後的閾值電壓分布62的曲線圖。

參照圖6，在初始閾值電壓分布61和改變後的閾值電壓分布62中，橫坐標表示閾值電壓Vth，縱坐標表示存儲器單元(MC)的數量。初始閾值電壓分布61和改變後的閾值電壓分布62中的每一個可指示根據存儲器單元的閾值電壓Vth形成的閾值電壓分布。例如，當存儲器單元是其中對三個位編程的三級單元時，存儲器單元可具有擦除狀態E、第一編程狀態P1至第七編程狀態P7之一。

初始閾值電壓分布61可為剛好在對於存儲器單元的編程操作之後或者在完成該編程操作之後的預定時間內的存儲器單元的閾值電壓分布。可基於兩個鄰近的狀態之間的谷部確定分別對應於所述多個編程狀態P1至P7的多個默認讀電壓電平DRL1至DRL7中的每一個。例如，可基於擦除狀態E與第一編程狀態P1之間的谷部確定第一默認讀電壓電平DRL1。此外，可基於第六編程狀態P6與第七編程狀態P7之間的谷部確定第七默認讀電壓電平DRL7。

改變後的閾值電壓分布62可為在完成對於存儲器單元的編程操作並且過去了預定時間之後的存儲器單元的閾值電壓分布。形成初始閾值電壓分布61並且被編程為擦除狀態E和第一編程狀態P1至第七編程狀態P7的存儲器單元的閾值電壓可通過外部刺激或者磨損改變，從而它們形成改變後的閾值電壓分布62。例如，當在執行編程操作之後過去一定時間時，也就是說，當保留時間增加時，存儲在存儲器單元的電荷存儲層(例如，圖5的CS)中的電荷可放電(或洩漏)至襯底SUB，因此存儲器單元的閾值電壓可減小。例如，存儲器單元的閾值電壓可由於在執行對於鄰近的存儲器單元的讀操作時產生的讀擾動而增大。例如，存儲器單元的閾值電壓可由於編程操作與讀操作之間的溫度差而改變。

例如，被編程為擦除狀態E和第一編程狀態P1的存儲器單元的閾值電壓可增大，因此擦除狀態E與第一編程狀態P1之間的谷部可沿正向移動。因此，當利用第一默認讀電壓電平DRL1執行讀操作時，可從被編程為擦除狀態E的存儲器單元的一部分中產生讀誤差。這裡，讀誤差可對應於讀取的數據的失效位的數量大於或等於與可通過ECC校正的失效位的數量相對應的參考值的情況。在這種情況下，對於第一編程狀態P1的最佳讀電壓電平可改變為與擦除狀態E和第一編程狀態P1之間的移位後的谷部相對應的第一校正後的讀電壓電平CRL1，從而能夠校正讀誤差。

例如，被編程為第六編程狀態P6和第七編程狀態P7的存儲器單元的閾值電壓可減小，因此第六編程狀態P6與第七編程狀態P7之間的谷部可沿負向移動。因此，當利用第七默認讀電壓電平DRL7執行讀操作時，可從被編程為第七編程狀態P7的存儲器單元的一部分中產生讀誤差。這裡，讀誤差可對應於讀取的數據的失效位的數量大於或等於與可通過ECC校正的失效位的數量相對應的參考值的情況。在這種情況下，對於第七編程狀態P7的最佳讀電壓電平可改變為具有與第六編程狀態P6與第七編程狀態P7之間的移位後的谷部相對應的第七校正後的讀電壓電平CRL7，從而能夠校正讀誤差。

圖7A是根據實施例的表示與圖4的第一字線WL1相對應的存儲器單元的閾值電壓分布的一部分的曲線圖。圖7B是根據實施例的表示與圖4的第二字線WL2相對應的存儲器單元的閾值電壓分布的一部分的曲線圖。

參照圖7A和圖7B，橫坐標表示閾值電壓Vth，縱坐標表示存儲器單元的數量。例如，當存儲器單元是三級單元時，第一狀態ST1和第二狀態ST2可分別對應於擦除狀態E和第一編程狀態P1至第七編程狀態P7中的兩個鄰近的狀態。例如，當存儲器單元是多級單元時，第一狀態ST1和第二狀態ST2可分別對應於擦除狀態和第一編程狀態P1至第三編程狀態P3中的兩個鄰近的狀態。例如，當存儲器單元是單級單元時，第一狀態ST1和第二狀態ST2可分別對應於擦除狀態和編程狀態。

在圖7A中，初始閾值電壓分布71a表示連接至第一字線WL1的存儲器單元的初始閾值電壓分布，並且改變後的閾值電壓分布71b表示連接至第一字線WL1的存儲器單元的改變後的閾值電壓分布。可基於初始閾值電壓分布71a來確定對於連接至第一字線WL1的存儲器單元的讀電壓具有默認讀電壓電平DRL。在改變後的閾值電壓分布71b中，被編程為第一狀態ST1和第二狀態ST2的存儲器單元的閾值電壓可沿負向移動第一變化量VRa。

在圖7B中，初始閾值電壓分布72a表示連接至第二字線WL2的存儲器單元的初始閾值電壓分布，並且改變後的閾值電壓分布72b表示連接至第二字線WL2的存儲器單元的改變後的閾值電壓分布。可基於初始閾值電壓分布72a來確定對於連接至第二字線WL2的存儲器單元的讀電壓具有默認讀電壓電平DRL。在改變後的閾值電壓分布72b中，被編程為第一狀態ST1和第二狀態ST2的存儲器單元的閾值電壓可沿負向移動第二變化量VRb。

由於連接至第一字線WL1的存儲器單元的初始閾值電壓分布71a與連接至第二字線WL2的存儲器單元的初始閾值電壓分布72a基本相同，因此圖7A的默認讀電壓電平DRL可與圖7B的默認讀電壓電平DRL相同。同時，連接至第一字線WL1的存儲器單元的改變後的閾值電壓分布71b可與連接至第二字線WL2的存儲器單元的改變後的閾值電壓分布72b不同。例如，第二變化量VRb可大於第一變化量VRa。

例如，連接至字線WL1和WL2的存儲器單元的閾值電壓變化量的差異可產生於存儲器單元的電荷損失速度之間的差。例如，連接至第一字線WL1的存儲器單元的電荷損失速度可比連接至第二字線WL2的存儲器單元的電荷損失速度更慢。因此，當利用相同的默認讀電壓電平DRL執行對於連接至第一字線WL1和第二字線WL2的存儲器單元的讀操作時，從連接至第一字線WL1的存儲器單元讀取的數據的失效位的數量可與從連接至第二字線WL2的存儲器單元讀取的數據的失效位的數量不同。例如，由於第二變化量VRb大於第一變化量VRa，從連接至第二字線WL2的存儲器單元讀取的數據的失效位的數量可大於從連接至第一字線WL1的存儲器單元讀取的數據的失效位的數量。

圖8是示出相對於圖7A和圖7B的第二狀態ST2分別在不同的保留時間測量的對應的字線的失效位變化的曲線圖。

參照圖8，橫坐標表示字線，並且縱坐標表示失效位的數量(下文中稱作「失效位數FBN」)。這裡，失效位數FBN可指示從連接至各字線的存儲器單元讀取的數據的失效位的數量。例如，失效位數FBN可指示利用圖7A和圖7B的默認讀電壓電平DRL從連接至各字線的存儲器單元讀取的數據的失效位的數量。

第一失效位數FBN1至第四失效位數FBN4中的每一個可指示在當完成編程操作並且過去了第一保留時間RT1至第四保留時間RT4中的每一個時的時間點處從連接至各字線的存儲器單元讀取的數據的失效位的數量。例如，第一保留時間RT1可為約0.1小時，第二保留時間RT2可為約12小時，第三保留時間RT3可為約24小時，並且第四保留時間RT4可為約36小時。

根據第一失效位數FBN1，不同的字線的失效位數之間的差可幾乎不存在。例如，對應於第一字線WLa的失效位數可與對應於第二字線WLb的失效位數基本相似。根據第二失效位數FBN2，不同的字線的失效位數之間的差不是很大。例如，對應於第一字線WLa的失效位數和對應於第二字線WLb的失效位數中的每一個可為大約50。也就是說，與第一字線WLa和第二字線WLb關聯的失效位數可彼此基本相似。

根據第三失效位數FBN3，不同的字線的失效位數之間的差可非常大。例如，對應於第一字線WLa的失效位數可為大約75，並且對應於第二字線WLb的失效位數可為大約100。因此，第一字線WLa和第二字線WLb的失效位數之間的差(也就是說，各字線的失效位變化量)可為大約50。

根據第四失效位數FBN4，不同的字線的失效位數之間的差可非常大。例如，對應於第一字線WLa的失效位數可為大約100，並且對應於第二字線WLb的失效位數可為大約220。因此，第一字線WLa和第二字線WLb的失效位數之間的差(也就是說，各字線的失效位變化量)可為大約120。

這樣，隨著保留時間增加，各字線的失效位數的變化可變大，例如，各字線的閾值電壓變化可變大。因為該原因，隨著保留時間增加，字線的最佳讀電壓電平可彼此不同。因此，當針對各字線執行用於確定最佳讀電壓電平的讀重試操作時，存儲器裝置100的性能可降低。

圖9是示出相對於圖7A和圖7B的第二狀態ST2的分別在不同的讀環境下測量的對應的字線的閾值電壓分布變化的曲線圖。

參照圖9，橫坐標表示閾值電壓Vth，並且縱坐標表示字線。第一曲線91至第四曲線94表示當分別在第一讀環境RE1至第四讀環境RE4下執行讀操作時測量的第二狀態ST2的下限。這裡，讀環境可包括保留時間、讀擾動或者溫度衝擊。例如，第一讀環境RE1可包括一個月的保留時間，第二讀環境RE2可包括三個月的保留時間，第三讀環境RE3可包括六個月的保留時間，並且第四讀環境RE4可包括一年的保留時間。

參照第一曲線91，在第一讀環境RE1中，第二狀態ST2的下限可彼此不同，並且第一字線的閾值電壓分布變化量VR1可為例如大約0.2V。參照第二曲線92，在第二讀環境RE2中，第二狀態ST2的下限可彼此不同，並且第二字線的閾值電壓分布變化量VR2可為例如大約0.3V。參照第三曲線93，在第三讀環境RE3中，第二狀態ST2的下限可彼此不同，並且第三字線的閾值電壓分布變化量VR3可為例如大約0.3V。參照第四曲線94，在第四讀環境RE4中，第二狀態ST2的下限可彼此不同，並且第四字線的閾值電壓分布變化量VR4可為例如大約0.35V。

這樣，當讀環境RE1至RE4彼此不同時，第一字線至第四字線的閾值電壓分布變化量VR1至VR4可彼此不同。當通過利用默認讀電壓電平DRL執行對於連接至字線WL的存儲器單元的讀操作時，由於字線的失效位數之間的差很大，因此對於各字線，讀操作是成功還是失敗可不同。

圖10A至圖10C是示出與存儲在圖2的讀偏移表存儲單元210中的讀偏移表組相關的信息的圖。

參照圖10A，讀偏移表存儲單元210可存儲用於各個存儲器塊ROT-BLK的讀偏移表組。例如，讀偏移表存儲單元210可存儲分別對應於多個存儲器塊BLK1至BLKz的讀偏移表組ROT1至ROTz。例如，當從存儲器控制器200或200a接收到的地址對應於第一存儲器塊BLK1時，可從第一讀偏移表組ROT1中選擇讀偏移表。然而，本發明構思的實施例不限於此。例如，所述多個存儲器塊BLK1至BLKz可分為存儲器塊組，並且讀偏移表存儲單元210可存儲分別對應於所述存儲器塊組的讀偏移表組。

參照圖10B，讀偏移表存儲單元210可存儲用於各個叢(mat)的讀偏移表組ROT-MAT。這裡，叢可指製造處理的單位，並且可通過形成在襯底上的阱區限定。例如，一個叢可對應於一個頁緩衝器。例如，讀偏移表存儲單元210可存儲分別對應於多個叢MAT1至MATk的讀偏移表組ROT1至ROTk。例如，當從存儲器控制器200或200a接收到的地址對應於第一叢MAT1時，可從第一讀偏移表組ROT1中選擇讀偏移表。然而，本發明構思的實施例不限於此。例如，所述多個叢MAT1至MATk可分為叢組，並且讀偏移表存儲單元210可存儲分別對應於叢組的讀偏移表組。

參照圖10C，讀偏移表存儲單元210可存儲用於各個晶片的讀偏移表組ROT-CHIP。例如，讀偏移表存儲單元210可存儲分別對應於多個晶片CHIP1至CHIPm的讀偏移表組ROT1至ROTm。例如，當從存儲器控制器200或200a接收到的地址對應於第一晶片CHIP1時，可從第一讀偏移表組ROT1中選擇讀偏移表。然而，本發明構思的實施例不限於此。例如，所述多個晶片CHIP1至CHIPm可分為晶片組，並且讀偏移表存儲單元210可存儲分別對應於晶片組的讀偏移表組。

圖11是示出根據實施例的讀偏移表組ROTa的圖。

參照圖11，例如，讀偏移表組ROTa可對應於圖10A至圖10C的第一讀偏移表組ROT1。讀偏移表組ROTa可包括多個讀偏移表TABLE1至TABLE4，它們中的每一個包括分別對應於多根字線WL0至WL31的多個讀電壓偏移。然而，本發明構思的實施例不限於此。例如，讀偏移表組ROTa可包括5個或更多的讀偏移表，或者可包括3個或更少的讀偏移表。

第一讀偏移表TABLE1可包括分別對應於字線WL0至WL31的讀電壓偏移V1a至V1f。分別對應於不同的字線的讀電壓偏移可彼此不同。然而，分別對應於任意字線的讀電壓偏移可彼此相同。例如，第一讀偏移表TABLE1可限定於第一讀環境(例如，圖9的RE1)，第二讀偏移表TABLE2可限定於第二讀環境(例如，圖9的RE2)，第三讀偏移表TABLE3可限定於第三讀環境(例如，圖9的RE3)，並且第四讀偏移表TABLE4可限定於第四讀環境(例如，圖9的RE4)。在示例性實施例中，可通過檢測第一讀電壓電平與第二讀電壓電平之間的差來選擇讀環境RE1至RE4之一，稍後將參照圖14、圖17和圖18進行描述。在示例性實施例中，第一讀電壓電平可為默認讀電壓電平，並且第二讀電壓電平可為讀重試操作的最佳讀電壓電平。

在示例性實施例中，可基於溝道孔尺寸確定存儲在讀偏移表組ROTa中的讀電壓偏移。例如，隨著溝道孔尺寸變大，電荷損失速度可變慢。可針對對應的字線限定讀偏移以根據溝道孔尺寸補償閾值電壓分布的變化。

圖12A和圖12B是示出根據本發明構思的示例性實施例的其中NAND串NS被分為多個組的示例的圖。

圖12A中示出了與包括在3D存儲器單元陣列(例如，圖3的110)中的一個串相對應的溝道孔CH1。由於通過蝕刻堆疊在襯底上的柵電極和絕緣層的一部分來形成溝道孔CH1，因此隨著相對於表面的深度增大，蝕刻可不良地進行。這樣，隨著相對於襯底SUB的距離減小，溝道孔CH1的直徑可變小。

在示例性實施例中，可基於溝道孔直徑DI將溝道孔CH1分為四個區。例如，可將其中溝道孔直徑小於大約40nm的區確定為第一區Z1，可將其中溝道孔直徑大於或等於大約40nm且小於大約60nm的區確定為第二區Z2，可將其中溝道孔直徑大於或等於大約60nm且小於大約80nm的區確定為第三區Z3，並且可將其中溝道孔直徑大於或等於大約80nm且小於大約100nm的區確定為第四區Z4。

參照圖12B，NAND串NS可包括多根字線WL0至WL15並且可劃分為多個字線組。例如，可基於字線相對於襯底的距離確定所述多個字線組。

在示例性實施例中，各字線組可位於相對於襯底的預定距離範圍內。例如，第一字線組WLG0可包括鄰近於襯底的下字線WL0至WL3，並且可對應於圖12A的第一區Z1。第二字線組WLG1可包括字線WL4和WL5，並且可對應於圖12A的第二區Z2。第三字線組WLG2可包括字線WL10和WL11，並且可對應於圖12A的第三區Z3。第四字線組WLG3可包括字線WL12至WL15，並且可對應於圖12A的第四區Z4。然而，本發明構思的實施例不限於此。例如，NAND串可包括數量大於或小於16的字線，並且可劃分為數量大於或小於4的字線組。

圖13是示出根據本發明構思的示例性實施例的讀偏移表組ROTb的圖。

參照圖13，例如，讀偏移表組ROTb可對應於圖10A至圖10C的第一讀偏移表組ROT1。讀偏移表組ROTb可包括多個讀偏移表TABLE1至TABLE4，它們中的每一個包括分別對應於多個字線組WLG0至WLG3的多個讀電壓偏移。

第一讀偏移表TABLE1可包括分別對應於字線組WLG0至WLG3的讀電壓偏移V1a』至V1d』。分別對應於不同字線組的讀電壓偏移可彼此不同。然而，分別對應於任意字線組的讀電壓偏移可彼此相同。例如，第一讀偏移表TABLE1可限定於第一讀環境(例如，圖9的RE1)，第二讀偏移表TABLE2可限定於第二讀環境(例如，圖9的RE2)，第三讀偏移表TABLE3可限定於第三讀環境(例如，圖9的RE3)，並且第四讀偏移表TABLE4可限定於第四讀環境(例如，圖9的RE4)。

在示例性實施例中，可基於對應於字線的溝道孔尺寸確定字線組WLG0至WLG3。在這種情況下，可基於溝道孔尺寸確定存儲在讀偏移表組ROTb中的讀電壓偏移。例如，隨著溝道孔尺寸變大，電荷損失速度可變慢。可針對對應的字線組限定讀電壓偏移，以根據溝道孔尺寸補償閾值電壓分布的變化。

圖14是示出根據本發明構思的示例性實施例的操作存儲器裝置的方法的流程圖。

參照圖14，根據本發明的實施例的操作存儲器裝置的方法可以為執行對於存儲器裝置的讀操作和當讀操作失敗時執行讀重試操作的方法。例如，根據實施例的方法可包括在圖3的存儲器裝置300處按照時間序列執行的步驟。參照圖1至圖13描述的內容可應用於該實施例，並且因此省略對其的重複描述。下面，將參照圖3至圖14描述根據本實施例的方法。

在步驟S100中，可通過利用第一讀電壓電平V1執行對於連接至第一字線的存儲器單元的讀操作。這裡，可基於存儲器單元的初始閾值電壓分布(例如，圖6的61)確定第一讀電壓電平V1。這裡，第一字線可對應於讀地址。例如，根據讀地址，可選擇任何字線，因此第一字線可為例如圖1的存儲器單元陣列110中的任何字線。

例如，控制邏輯電路120可將第一讀電壓電平V1確定為對於第一字線的讀電壓的電平，並且可產生電壓控制信號CTRL_vol。電壓產生器130可響應於電壓控制信號CTRL_vol產生具有第一讀電壓電平V1的讀電壓。行解碼器140可響應於行地址X-ADDR將具有第一讀電壓電平V1的讀電壓施加至第一字線。頁緩衝器150可存儲從連接至第一字線的存儲器單元讀取的數據，並且可對存儲的數據的失效位的數量計數。

在步驟S110中，可執行對於讀取的數據的ECC檢查操作，以確定讀操作是成功還是失敗。如果確定結果表明讀操作成功，則所述方法可前進至步驟S120；如果確定結果表明讀操作失敗，則所述方法可前進至步驟S130。在步驟S120中，可通過利用第一讀電壓電平V1執行對於下一地址的讀操作。這裡，ECC檢查操作可為確定讀取的數據的失效位的數量是否小於與可通過ECC校正的失效位的數量相對應的參考值的操作。例如，如果失效位的數量小於參考值，則控制邏輯電路120可確定讀操作成功。同時，如果失效位的數量大於或等於參考值，則控制邏輯電路120可確定讀操作失敗。

在步驟S130中，可將對於第一字線的讀電壓設為具有第二讀電壓電平V2。這裡，第二讀電壓電平V2可對應於最佳讀電壓電平，並且可基於存儲器單元的改變後的閾值電壓分布(例如，圖6的62)確定。在示例性實施例中，隨著執行對於連接至第一字線的存儲器單元的讀重試操作，可將對於第一字線的讀電壓設為具有第二讀電壓電平V2。

例如，控制邏輯電路120可將第二讀電壓電平V2確定為對於第一字線的讀電壓的電平，並且可產生電壓控制信號CTRL_vol。電壓產生器130可響應於電壓控制信號CTRL_vol產生具有第二讀電壓電平V2的讀電壓。行解碼器140可響應於行地址X-ADDR將具有第二讀電壓電平V2的讀電壓施加至第一字線。頁緩衝器150可存儲從連接至第一字線的存儲器單元讀取的數據，並且可對存儲的數據的失效位的數量計數。在這種情況下，如果失效位的數量小於參考值，則控制邏輯電路120可將對於第一字線的讀電壓設為具有第二讀電壓電平V2。

在步驟S140中，可基於第一讀電壓電平V1與第二讀電壓電平V2之間的差(即，V1–V2)確定讀偏移表(ROT)。例如，可從預先定義的多個讀偏移表組(例如，圖10A至圖10C的讀偏移表組)中選擇對應於第一字線的讀偏移表組。例如，可通過利用用於讀操作的地址選擇讀偏移表組。根據讀偏移表組(例如，圖10A至圖10C)的構造，可參照指示了塊、叢或晶片的地址來選擇讀偏移表組。在選擇讀偏移表組之後，可基於第一讀電壓電平V1與第二讀電壓電平V2之間的差(即，V1–V2)選擇預先定義的所述多個讀偏移表中的並且被包括在選擇的讀偏移表組中的對應於第一字線的讀偏移表。

在示例性實施例中，控制邏輯電路120可從存儲在存儲器單元陣列110的部分區域或控制邏輯電路120中的多個讀偏移表組中選擇對應於第一字線的讀偏移表組，並且可基於對應於第一字線的第一讀電壓電平V1與第二讀電壓電平V2之間的差從選擇的讀偏移表組中選擇讀偏移表。例如，當選擇的讀偏移表組是圖11的讀偏移表組ROTa並且當對應於第一字線(例如，WL0)的第一讀電壓電平V1與第二讀電壓電平V2之間的差是V1a時，控制邏輯電路120可選擇讀偏移表TABLE1。然而，本發明構思的實施例不限於此。作為另一實施例，可在圖2的存儲器控制器200a中的讀電平控制器220中執行步驟S140。

在步驟S150中，可通過利用讀偏移表執行對於連接至第二字線的存儲器單元的讀操作。例如，控制邏輯電路120可通過利用確定的讀偏移表選擇對應於第二字線的讀電壓偏移以及將讀電壓偏移施加至第一讀電壓電平V1將第三讀電壓電平確定為對於第二字線的讀電壓的電平，並且可產生電壓控制信號CTRL_vol。例如，將讀電壓偏移施加至第一讀電壓電平V1的操作可包括將讀電壓偏移加上第一讀電壓電平V1。電壓產生器130可響應於電壓控制信號CTRL_vol產生具有第三讀電壓電平的讀電壓。行解碼器140可響應於行地址X-ADDR將具有第三讀電壓電平的讀電壓施加至第二字線。

圖15示出了根據本公開的比較例的連接至不同的字線的存儲器單元的第一閾值電壓分布151、第二閾值電壓分布152和第三閾值電壓分布153的曲線圖。

參照圖15，橫坐標表示閾值電壓Vth，並且縱坐標表示存儲器單元的數量。例如，當存儲器單元是其中對三個位編程的三級單元時，存儲器單元可具有擦除狀態E、第一編程狀態P1至第七編程狀態P7之一。第一閾值電壓分布151至第三閾值電壓分布153中的每一個可為閾值電壓在編程操作完成且過去預定時間之後改變的改變後的閾值電壓分布。

第一閾值電壓分布151表示連接至第一字線WLa的存儲器單元的改變後的閾值電壓分布。當在默認讀電壓電平DRL施加至第一字線WLa的條件下執行的讀操作失敗時，可執行讀重試操作。在讀重試操作中，可將與第六編程狀態P6和第七編程狀態P7之間的改變後的谷部相對應的第一讀重試電壓電平RRLa施加至第一字線WLa。在這種情況下，讀操作可成功。

第二閾值電壓分布152表示連接至第二字線WLb的存儲器單元的改變後的閾值電壓分布。當在第一讀重試電壓電平RRLa施加至第二字線WLb的條件下執行的讀操作失敗時，可執行讀重試操作。在讀重試操作中，可將與第六編程狀態P6和第七編程狀態P7之間的改變後的谷部相對應的第二讀重試電壓電平RRLb施加至第二字線WLb。在這種情況下，讀操作可成功。

第三閾值電壓分布153表示連接至第三字線WLc的存儲器單元的改變後的閾值電壓分布。當在第二讀重試電壓電平RRLb施加至第三字線WLc的條件下執行的讀操作失敗時，可執行讀重試操作。在讀重試操作中，可將與第六編程狀態P6和第七編程狀態P7之間的改變後的谷部相對應的第三讀重試電壓電平RRLc施加至第三字線WLc。在這種情況下，讀操作可成功。

根據圖15的比較例，為了補償不同的字線WLa、WLb和WLc的閾值電壓分布變化之間的差，每當執行對於各字線的讀操作時，可執行讀重試操作。因此，執行存儲器裝置的讀操作所用的時間可明顯增加。這可意味著存儲器裝置的性能整體下降。

圖16示出了根據本發明構思的示例性實施例的連接至不同的字線的存儲器單元的第一閾值電壓分布161、第二閾值電壓分布162和第三閾值電壓分布163的曲線圖。

參照圖16，橫坐標表示閾值電壓Vth，並且縱坐標表示存儲器單元的數量。例如，當存儲器單元是其中對三個位編程的三級單元時，存儲器單元可具有擦除狀態E、第一編程狀態P1至第七編程狀態P7之一。第一閾值電壓分布161至第三閾值電壓分布163中的每一個可為在編程操作完成且過去了預定時間之後改變的閾值電壓的改變後的閾值電壓分布。

第一閾值電壓分布161表示連接至第一字線WLa的存儲器單元的改變後的閾值電壓分布。根據實施例，當在默認讀電壓電平DRL施加至第一字線WLa的條件下執行的讀操作失敗時，可執行讀重試操作。在讀重試操作中，可將與第六編程狀態P6和第七編程狀態P7之間的改變後的谷部相對應的讀重試電壓電平RRL施加至第一字線WLa。在這種情況下，讀操作可成功。根據實施例，可基於第一讀電壓電平與第二讀電壓電平之間的差來選擇預先定義的多個讀偏移表之一。

第二閾值電壓分布162表示連接至第二字線WLb的存儲器單元的改變後的閾值電壓分布。根據實施例，控制邏輯電路120可通過從選擇的讀偏移表中選擇對應於第二字線WLb的讀電壓偏移ROb以及將讀電壓偏移ROb施加至默認讀電壓電平DRL來確定對於第二字線WLb的最佳讀電壓電平。當利用最佳讀電壓電平執行對於第二字線WLb的讀操作時，即使不執行讀重試操作，讀操作也可成功。

第三閾值電壓分布163表示連接至第三字線WLc的存儲器單元的改變後的閾值電壓分布。根據實施例，控制邏輯電路120可通過從選擇的讀偏移表中選擇對應於第三字線WLc的讀電壓偏移ROc以及將讀電壓偏移ROc施加至默認讀電壓電平DRL來確定對於第三字線WLc的最佳讀電壓電平。當利用最佳讀電壓電平執行對於第三字線WLc的讀操作時，即使不執行讀重試操作，讀操作也可成功。

根據圖16的實施例，為了補償不同的字線WLa、WLb和WLc的閾值電壓分布變化之間的差，每當執行對於各字線的讀操作時，可以執行讀重試操作。根據實施例，可對於讀操作失敗的字線執行讀重試操作。可基於讀重試操作的結果確定讀偏移表，並且可利用確定的讀偏移表來確定對於不同的字線的最佳讀電壓電平。因此，執行存儲器裝置的讀操作所用的時間可明顯減少。這可意味著存儲器裝置的性能整體提高。

圖17是更詳細地示出根據本發明構思的示例性實施例的操作存儲器裝置的方法的流程圖。

參照圖17，根據實施例的操作存儲器裝置的方法可對應於圖14的操作存儲器裝置的方法的一種實施方式。例如，根據實施例的方法可包括在圖3的存儲器裝置300處按照時間序列執行的步驟。因此，可將參照圖14至圖16描述的內容應用於該實施例，並且因此省略對其的重複描述。

在步驟S200中，可執行對於當前讀地址的讀操作。例如，可通過將默認讀電壓電平施加至對應於當前讀地址的字線來執行讀操作。在步驟S210中，可執行對於讀取的數據的ECC檢查操作來確定讀操作是成功還是失敗。如果確定結果表明讀操作成功，則方法可前進至步驟S220；如果確定結果表明讀操作失敗，則方法可前進至步驟S230。在步驟S220中，可接收下一讀地址。

在步驟S230中，可執行讀重試操作以獲得對於與讀地址相對應的字線的最佳讀電壓電平。例如，當在讀重試電壓電平施加至對應於讀地址的字線的條件下成功地執行讀操作時，可將該讀重試電壓電平確定為最佳讀電壓電平。

在步驟S240中，可基於默認讀電壓電平DRL與讀重試電壓電平RRL之間的差來選擇讀偏移表(ROT)。例如，可選擇在圖11或圖13中例示的多個讀偏移表之一。下文中，為了方便描述，假設選擇圖11的讀偏移表TABLE1。

在步驟S250中，可檢查下一讀地址。在步驟S260中，可從讀偏移表中確定對於下一讀地址的讀電壓偏移(RO)。例如，當下一讀地址對應於圖11的字線WL1時，可將對於下一讀地址的讀電壓偏移確定為V1b。步驟S240、S250和S260可構成歷史讀操作，並且可利用歷史讀算法執行。

在步驟S270中，可執行對於下一讀地址的讀操作。例如，可將通過將讀電壓偏移(例如，V1b)施加至默認讀電壓電平DRL獲得的讀電壓施加至對應於下一讀地址的字線來執行讀操作。在步驟S280中，可執行對於讀取的數據的ECC檢查操作以確定讀操作是成功還是失敗。如果確定結果表明讀操作成功，則方法可前進至步驟S290。在步驟S290中，可接收下一讀地址。同時，如果確定結果表明讀操作失敗，則可對於對應的讀地址執行讀重試操作。

圖18是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖。

參照圖18，根據實施例的操作存儲器系統的方法可包括對於第一地址ADDR1的第一讀操作S300和對於第二地址ADDR2的第二讀操作S400。第一讀操作S300和第二讀操作S400可包括在圖2的存儲器裝置100和存儲器控制器200a處按照時間序列執行的步驟。可將參照圖1至圖17描述的內容應用於該實施例，並且因此省略對其的重複描述。下面，將參照圖2和圖18描述根據實施例的操作存儲器系統的方法。

在步驟S310中，存儲器控制器200a可將指示讀操作的命令CMD_RD和第一地址ADDR1發送至存儲器裝置100。在步驟S320中，存儲器裝置100可利用默認讀電壓電平DRL來執行對於第一地址ADDR1的讀操作。在示例性實施例中，在步驟S310中，與命令CMD_RD和第一地址ADDR1一起，存儲器裝置100可接收默認讀電壓電平DRL。在示例性實施例中，存儲器裝置100可在接收命令CMD_RD和第一地址ADDR1之前接收默認讀電壓電平DRL。

在步驟S330中，存儲器裝置100可將讀取的數據發送至存儲器控制器200a。在步驟S340中，存儲器控制器200a可確定讀取的數據的失效位是否可通過誤差校正碼(ECC)校正。如果讀取的數據的失效位可通過ECC校正，則包括在存儲器控制器200a中的ECC單元230可執行對於讀取的數據的失效位的ECC解碼操作。然後，對於第一地址ADDR1的讀操作可結束。如果讀取的數據的失效位不可通過ECC校正，則方法可前進至步驟S350。

在步驟S350中，存儲器控制器200a可發送指示讀重試操作的命令CMD_RR和第一地址ADDR1。在步驟S360中，存儲器裝置100可利用讀重試電壓電平RRL執行對於第一地址ADDR1的讀重試操作。在示例性實施例中，在步驟S350中，與命令CMD_RR和第一地址ADDR1一起，存儲器裝置100可接收讀重試電壓電平RRL。在示例性實施例中，存儲器裝置100可在接收命令CMD_RR和第一地址ADDR1之前接收讀重試電壓電平RRL。

在步驟S370中，存儲器裝置100可將讀取的數據發送至存儲器控制器200a。在步驟S380中，存儲器控制器200a可確定讀取的數據的失效位是否可通過ECC校正。如果讀取的數據的失效位可通過ECC校正，則所述方法可前進至步驟S390。相反，如果讀取的數據的失效位不可通過ECC校正，則存儲器控制器200a可重複步驟S350至S380。

在步驟S390中，存儲器控制器200a可將讀重試電壓電平RRL確定為讀電平。例如，包括在存儲器控制器200a中的讀電平控制器220可將讀重試電壓電平RRL確定為對於第一地址ADDR1的最佳讀電壓電平。

在步驟S410中，存儲器控制器200a可基於默認讀電壓電平DRL與讀重試電壓電平RRL之間的差確定讀偏移表ROT。在步驟S420中，存儲器控制器200a可基於讀偏移表ROT確定對於第二地址ADDR2的讀電壓偏移。在步驟S430中，存儲器控制器200a可將指示讀操作的命令CMD_RD和第二地址ADDR2發送至存儲器裝置100。

在步驟S440中，存儲器裝置100可利用校正後的讀電壓電平CRL執行對於第二地址ADDR2的讀操作。例如，存儲器裝置100可通過將讀電壓偏移施加至默認讀電壓電平DRL來獲得校正後的讀電壓電平CRL。存儲器裝置100可通過將具有校正後的讀電壓電平CRL的讀電壓施加至對應於第二地址ADDR2的字線來執行讀操作。

圖19是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖。

參照圖19，根據實施例的操作存儲器系統的方法可包括對於第一地址ADDR1的第一讀操作S300和對於第二地址ADDR2的第二讀操作S400a。第一讀操作S300和第二讀操作S400a可包括在圖2的存儲器裝置100和存儲器控制器200a處按照時間序列執行的步驟。根據實施例的作業系統的方法可對應於圖18的方法的修改的實施例。第一讀操作S300可與圖18的實質上相同，並且第二讀操作S400a可與圖18的不同。因此，將在下面描述圖18和圖19的實施例之間的差別。

在步驟S410中，存儲器控制器200a可基於默認讀電壓電平DRL與讀重試電壓電平RRL之間的差來確定讀偏移表ROT。在步驟S420中，存儲器控制器200a可基於讀偏移表ROT確定對於第二地址ADDR2的讀電壓偏移。

在步驟S425中，存儲器控制器200a可利用讀電壓偏移確定校正後的讀電壓電平。例如，包括在存儲器控制器200a中的讀電平控制器220可通過將讀電壓偏移施加至默認讀電壓電平DRL來獲得校正後的讀電壓電平CRL。在步驟S435中，存儲器控制器200a可發送指示讀操作的命令CMD_RD、第二地址ADDR2和校正後的讀電壓電平CRL。在步驟S445中，存儲器裝置100可利用校正後的讀電壓電平CRL執行對於第二地址ADDR2的讀操作。

圖20是示出根據本發明構思的示例性實施例的存儲器系統10b的框圖。

參照圖20，存儲器系統10b可包括存儲器裝置100、存儲器控制器200b和非易失性存儲器300。根據實施例的存儲器系統10b可對應於圖1的存儲器系統10的一種實施方式。可將參照圖1描述的內容應用於該實施例，並且省略對其的重複描述。

非易失性存儲器300可包括讀偏移表存儲單元310。讀偏移表存儲單元310可存儲多個讀偏移表組，它們中的每一個包括多個讀偏移表。可將參照圖10A至圖10C描述的內容應用於讀偏移表組，並且可將參照圖10A至圖13描述的內容應用於讀偏移表。

存儲器控制器200b可包括讀電平控制器220和ECC單元230。由於讀電平控制器220和ECC單元230可與圖2所示的那些基本相同，因此可將參照圖2描述的內容應用於該實施例，並且將因此省略對其的描述。

圖21是示出根據實施例的存儲器系統20的框圖。

參照圖21，存儲器系統20可包括存儲器裝置400和存儲器控制器500。存儲器裝置400可包括存儲器單元陣列410和控制邏輯電路420，並且存儲器控制器500可包括ECC單元510。存儲器系統20可為圖2的存儲器系統10a的修改後的示例性實施例。存儲器系統20與圖2的存儲器系統10a的不同點可在於讀偏移表存儲單元421和讀電平控制器423被包括在存儲器裝置400中。將在下面描述圖2的存儲器系統10a與圖21的存儲器系統20之間的差別。

存儲器單元陣列410可為包括與豎直地堆疊在襯底上的多根字線連接的多個存儲器單元的3D存儲器單元陣列。然而，本發明構思的實施例不限於此。例如，存儲器單元陣列410可為2D存儲器單元陣列。可將關於參照圖3至圖5描述的存儲器單元陣列110的內容應用於根據實施例的存儲器單元陣列410。

控制邏輯電路420可包括讀偏移表存儲單元421、讀電平控制器423和讀控制器425。讀偏移表存儲單元421可存儲多個讀偏移表組，它們中的每一個包括多個讀偏移表。例如，讀偏移表存儲單元421可通過寄存器實現。可將關於參照圖10A至圖13描述的讀偏移表組的內容應用於該實施例。

讀電平控制器423可控制將被施加至對應於從存儲器控制器500接收到的第一地址的第一字線的讀電壓，以使其具有第一讀電壓電平。這裡，第一讀電壓電平可為基於存儲器單元的初始閾值電壓分布確定的最佳讀電壓電平。當利用第一讀電壓電平執行的讀操作失敗時，讀電平控制器423可控制將被施加至第一字線的讀電壓，以使其具有第二讀電壓電平。當利用第二讀電壓電平執行的讀操作成功時，讀電平控制器423可將第二讀電壓電平設為最佳讀電壓電平。

讀電平控制器423可基於第一讀電壓電平與第二讀電壓電平之間的差來選擇存儲在讀偏移表存儲單元421中的所述多個偏移表之一。然後，在執行第一讀操作之後，讀電平控制器423可從選擇的讀偏移表中獲得與對應於從存儲器控制器500接收到的第二地址的第二字線相對應的讀電壓偏移。此外，讀電平控制器423可將獲得的讀電壓偏移施加至第一讀電壓電平，從而基於第一字線的第一讀電壓電平和第二字線的讀電壓偏移來確定將被施加至對應於第二地址的第二字線的第三讀電壓。

讀控制器425可產生電壓控制信號，以將具有在讀電平控制器423處確定的第一讀電壓電平的讀電壓施加至第一字線。此外，讀控制器425可產生電壓控制信號，以將具有在讀電平控制器423處確定的第二讀電壓電平的讀電壓施加至第一字線。此外，讀控制器425可產生電壓控制信號，以將具有在讀電平控制器423處確定的第三讀電壓電平的讀電壓施加至第二字線。

ECC單元510可執行對於從存儲器裝置400接收到的數據的誤差校正操作。例如，ECC單元510可將在對數據編程的過程中產生並存儲的奇偶校驗位與在讀取數據的過程中產生的奇偶校驗位進行比較，並且可基於比較結果來檢測誤差位。ECC單元510可通過執行對於檢測到的誤差位的預定邏輯操作(例如，異OR(XOR)操作)來校正誤差位。

圖22是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖。

參照圖22，操作存儲器系統的方法可包括對於第一地址ADDR1的第一讀操作S500和對於第二地址ADDR2的第二讀操作S600。第一讀操作S500和第二讀操作S600可包括在圖21的存儲器裝置400和存儲器控制器500處按照時間序列執行的步驟。

在步驟S510中，存儲器控制器500可將指示讀操作的命令CMD_RD和第一地址ADDR1發送至存儲器裝置400。在步驟S520中，存儲器裝置400可利用默認讀電壓電平DRL執行對於第一地址ADDR1的讀操作。在示例性實施例中，在步驟S510中，與命令CMD_RD和第一地址ADDR1一起，存儲器裝置400可接收默認讀電壓電平DRL。在示例性實施例中，在接收命令CMD_RD和第一地址ADDR1之前，存儲器裝置400可接收默認讀電壓電平DRL。

在步驟S530中，存儲器裝置400可將讀取的數據發送至存儲器控制器500。在步驟S540中，存儲器控制器500可確定讀取的數據的失效位是否可通過ECC校正。如果讀取的數據的失效位可通過ECC校正，則包括在存儲器控制器500中的ECC單元510可執行對於讀取的數據的失效位的ECC解碼操作。然後，對於第一地址ADDR1的讀操作可結束。如果讀取的數據的失效位不可通過ECC校正，所述方法可前進至步驟S550。

在步驟S550中，存儲器控制器500可將指示讀重試操作的命令CMD_RR和第一地址ADDR1發送至存儲器裝置400。在步驟S560中，存儲器裝置400可利用讀重試電壓電平RRL執行對於第一地址ADDR1的讀重試操作。在示例性實施例中，在步驟S550中，與命令CMD_RR和第一地址ADDR1一起，存儲器裝置400可接收讀重試電壓電平RRL。在示例性實施例中，在接收命令CMD_RR和第一地址ADDR1之前，存儲器裝置400可接收讀重試電壓電平RRL。

在步驟S570中，存儲器裝置400可將讀取的數據發送至存儲器控制器500。在步驟S580中，存儲器控制器400可確定讀取的數據的失效位是否可通過ECC校正。如果讀取的數據的失效位可通過ECC校正，則所述方法可前進至步驟S590。在示例性實施例中，可在存儲器控制器500處同時執行步驟S580。如果讀取的數據的失效位不可通過ECC校正，則存儲器控制器500可重複步驟S550至S570。

在步驟S590中，存儲器裝置400可將讀重試電壓電平RRL確定為讀電平。例如，包括在存儲器裝置400中的讀電平控制器423可將讀重試電壓電平RRL確定為對於第一地址ADDR1的最佳讀電壓電平。

在步驟S610中，存儲器裝置400可基於默認讀電壓電平DRL與讀重試電壓電平RRL之間的差來確定讀偏移表ROT。在步驟S620中，存儲器控制器500可將指示讀操作的命令CMD_RD和第二地址ADDR2發送至存儲器裝置400。在另一實施例中，在首先執行步驟S620之後，可執行步驟S610。

在步驟S630中，存儲器裝置400可基於讀偏移表ROT確定對於第二地址ADDR2的讀電壓電平。例如，包括在存儲器裝置400中的讀電平控制器423可基於讀偏移表ROT確定讀電壓偏移並且可通過將確定的讀電壓偏移施加至默認讀電壓電平DRL而獲得校正後的讀電壓電平CRL。

在步驟S640中，存儲器裝置400可利用校正後的讀電壓電平CRL執行對於第二地址ADDR2的讀操作。例如，存儲器裝置400可通過將具有校正後的讀電壓電平CRL的讀電壓施加至對應於第二地址ADDR2的字線來執行讀操作。

圖23是示出根據本發明構思的示例性實施例的存儲器系統30的框圖。

參照圖23，存儲器系統30可包括存儲器裝置600和存儲器控制器700。存儲器裝置600可包括存儲器單元陣列610、控制邏輯電路620和ECC單元630。根據實施例的存儲器系統30可為圖21的存儲器系統20的修改的實施例。存儲器系統30與圖21的存儲器系統20的不同點可在於ECC單元630被包括在存儲器裝置600中。將在下面描述圖21的存儲器系統20與圖23的存儲器系統30之間的差別。

存儲器單元陣列610可為包括與豎直地堆疊在襯底上的多根字線連接的多個存儲器單元的3D存儲器單元陣列。然而，本發明構思的實施例不限於此。例如，存儲器單元陣列610可為2D存儲器單元陣列。關於參照圖3至圖5描述的存儲器單元陣列110的內容可應用於根據實施例的存儲器單元陣列610。

控制邏輯電路620可包括讀偏移表存儲單元621、讀電平控制器623和讀控制器625。讀偏移表存儲單元621可存儲多個讀偏移表組，它們中的每一個包括多個讀偏移表。例如，讀偏移表存儲單元621可通過寄存器實現。可將關於參照圖10A至圖13描述的讀偏移表組的內容應用於該實施例。

讀電平控制器623可控制將被施加至對應於從存儲器控制器700接收到的第一地址的第一字線的讀電壓，以使其具有第一讀電壓電平。這裡，第一讀電壓電平可為基於存儲器單元的初始閾值電壓分布確定的最佳讀電壓電平。當利用第一讀電壓電平執行的讀操作失敗時，讀電平控制器623可控制將被施加至第一字線的讀電壓，以使其具有第二讀電壓電平。當利用第二讀電壓電平執行的讀操作成功時，讀電平控制器623可將第二讀電壓電平設為最佳讀電壓電平。

讀電平控制器623可基於第一讀電壓電平與第二讀電壓電平之間的差來選擇存儲在讀偏移表存儲單元621中的所述多個偏移表之一。然後，在執行第一讀操作之後，讀電平控制器621可從選擇的讀偏移表中獲得與對應於從存儲器控制器700接收到的第二地址的第二字線相對應的讀電壓偏移。此外，讀電平控制器621可將獲得的讀電壓偏移施加至第一讀電壓電平，以基於第一讀電壓電平和第二字線的讀電壓偏移產生將被施加至對應於第二地址的第二字線的第三讀電壓。

讀控制器625可產生電壓控制信號，以將具有在讀電平控制器623處確定的第一讀電壓電平的讀電壓施加至第一字線。此外，讀控制器625可產生電壓控制信號，以將具有在讀電平控制器623處確定的第二讀電壓電平的讀電壓施加至第一字線。此外，讀控制器625可產生電壓控制信號，以將具有在讀電平控制器623處確定的第三讀電壓電平的讀電壓施加至第二字線。

ECC單元630可執行對於從存儲器單元陣列610接收到的數據的誤差校正操作。例如，ECC單元630可將在對數據編程的過程中產生並存儲的奇偶校驗位與在讀取數據的過程中產生的奇偶校驗位進行比較，並且可基於比較結果檢測誤差位。ECC單元630可通過執行對於檢測到的誤差位的預定邏輯操作(例如，異OR(XOR)操作)來校正誤差位。

圖24是示出根據本發明構思的示例性實施例的操作存儲器系統的方法的流程圖。

參照圖24，根據實施例的操作存儲器系統的方法可包括對於第一地址ADDR1的第一讀操作S700和對於第二地址ADDR2的第二讀操作S800。第一讀操作S700和第二讀操作S800可包括在圖23的存儲器裝置600和存儲器控制器700處按照時間序列執行的步驟。

在步驟S710中，存儲器控制器700可將指示讀操作的命令CMD_RD和第一地址ADDR1發送至存儲器裝置600。在步驟S620中，存儲器裝置600可利用默認讀電壓電平DRL執行對於第一地址ADDR1的讀操作。在示例性實施例中，在步驟S710中，與命令CMD_RD和第一地址ADDR1一起，存儲器裝置600可接收默認讀電壓電平DRL。在示例性實施例中，在接收命令CMD_RD和第一地址ADDR1之前，存儲器裝置600可接收默認讀電壓電平DRL。

在步驟S730中，存儲器裝置600可確定讀取的數據的失效位是否可通過ECC校正。如果讀取的數據的失效位可通過ECC校正，則包括在存儲器裝置600中的ECC單元630可執行對於讀取的數據的失效位的ECC解碼操作。然後，對於第一地址ADDR1的讀操作可結束。如果讀取的數據的失效位不可通過ECC校正，則所述方法可前進至步驟S740。

在步驟S740中，存儲器裝置600可利用讀重試電壓電平RRL執行對於第一地址ADDR1的讀重試操作。在示例性實施例中，在步驟S710中，與命令CMD_RR和第一地址ADDR1一起，存儲器裝置600可接收讀重試電壓電平RRL。在示例性實施例中，在接收命令CMD_RR和第一地址ADDR1之前，存儲器裝置600可接收讀重試電壓電平RRL。在示例性實施例中，存儲器裝置600可在內部確定讀重試電壓電平。

在步驟S750中，存儲器控制器700可確定讀取的數據的失效位是否可通過ECC校正。如果讀取的數據的失效位可通過ECC校正，則所述方法可前進至步驟S760。在步驟S760中，存儲器裝置600可將讀取的數據發送至存儲器控制器700。同時，如果讀取的數據的失效位不可通過ECC校正，則存儲器裝置600可再次執行步驟S740。在這種情況下，存儲器裝置600可利用改變後的讀重試電壓電平執行對於第一地址ADDR1的讀重試操作。在步驟S770中，存儲器裝置600可將讀重試電壓電平RRL確定為讀電平。例如，包括在存儲器裝置600中的讀電平控制器623可將讀重試電壓電平RRL確定為對於第一地址ADDR1的最佳讀電壓電平。

在步驟S810中，存儲器裝置600可基於默認讀電壓電平DRL與讀重試電壓電平RRL之間的差來確定讀偏移表ROT。在步驟S820中，存儲器控制器700可將指示讀操作的命令CMD_RD和第二地址ADDR2發送至存儲器裝置600。在另一實施例中，在首先執行步驟S820之後，可執行步驟S810。

在步驟S830中，存儲器裝置600可基於讀偏移表ROT確定對於第二地址ADDR2的校正後的讀電壓電平CRL。例如，包括在存儲器裝置600中的讀電平控制器623可基於讀偏移表ROT確定讀電壓偏移，並且可通過將確定的讀電壓偏移施加至默認讀電壓電平DRL來獲得校正後的讀電壓電平CRL。

在步驟S840中，存儲器裝置600可利用校正後的讀電壓電平CRL執行對於第二地址ADDR2的讀操作。例如，存儲器裝置600可通過將具有校正後的讀電壓電平CRL的讀電壓施加至對應於第二地址ADDR2的字線來執行讀操作。

雖然已參照本發明構思的示例性實施例示出和描述了本發明構思，但是本領域普通技術人員應該清楚，在不脫離由所附權利要求限定的本發明構思的精神和範圍的前提下，可在其中作出各種形式和細節上的改變。