高頻全數位化鎖相迴路的製作方法
2023-09-23 02:44:45
專利名稱：高頻全數位化鎖相迴路的製作方法
技術領域：
本發明有關於一種全數位化鎖相迴路(phase locked loop；PLL)。更清楚地說，本發明是關於一種改進的高頻全數位化鎖相迴路，它可以降低輸出時間(jitter)並提供低成本，高穩定性以及極窄頻寬的各種特點，同時它不需要外部的高頻系統時脈因此可以降低生產成本。
鎖相迴路已在同本發明人先前所提的美國專利申請案號Ser.No.08/555,941中有許多描述。基本上，鎖相迴路是用來鎖住輸入時脈頻率及相位的一種電路，換句話說，鎖相迴路是一種用來產生一個與輸入參考時脈的頻率與相位同步的信號的電路。鎖相迴路也可以看成是一個解調製器(demodulator)，用來解調載波頻率，也就是用來追蹤或同步輸入時脈的頻率及相位變化。
鎖相迴路在許多領域皆有重要的應用，例如，通信系統，電腦及電視工程等。一般而言，鎖相迴路依照其製作的技術可分為三大類模擬鎖相迴路，數字模擬混合及全數位化三種。一個基本的模擬鎖相迴路包含相位模擬檢測器(phase detector)，低通濾波器及電壓控制振蕩器。相位差檢測器檢測輸入參考時脈與電壓控制振蕩器輸出信號的相位差並輸出一個與相位差成正比的信號、低通濾波器將用來移去交流部分的電壓而提供一個直流電壓來驅動電壓控制振蕩器。此直流電壓將用來改變電壓控制振蕩器的輸出頻率。低通濾波器與相位差檢測器的功能將使電壓控制振蕩器的輸出誤差降低至最小。如此，整個迴路將使頻率的誤差降低至零。一旦相位差檢測器輸入的兩個頻率相等後，電壓控制振蕩器的輸出頻率就鎖住參考時脈的頻率，而且，兩個信號的相位差也被控制住。
最近，由於全數位化鎖相迴路的發展而提供了許多優於模擬鎖相迴路的特點，包括(1)集成電路製程的高合格率；(2)低成本；(3)高穩定性；(4)不需要外接的電壓控制(石英)振蕩器及低通濾波器；(5)能完全極窄頻寬的製作；(6)能以可編程邏輯元件製作，有助於系統發展。例如德州儀器公司的SN54LS297及SN74LSL297都是常用的全數位化鎖相迴路。
然而，雖然全數位化鎖相迴路有許多模擬鎖相迴路所沒有的優點，但它有一個很重要的缺點它們需要一個比輸出信號頻率高很多倍的取樣時脈用來將時脈周期劃分為多個部分。這個系統時脈的頻率將視所允許的最大輸出時閃(jitter)而定。對一個E1速率(2.048MHz)的輸出來說，如果最大允許的輸出時閃必需控制於1/32UI以下，則傳統的全數位化鎖相迴路將需要一個131.072MHz或65.536MHz的取樣頻率。而這樣高的取樣頻率將大大增加設計成本與複雜性。
在CHii-Min Laou及Ji-Tsu Wu所提出的文獻「PHPLL for SONET Desynchronizer」中發表了一種相位跳躍數字鎖相迴路(phase hopping digital PLL；PHDPLL)來設計高速及窄頻寬(1Hz以下)的鎖相迴路。相位跳躍數字鎖相迴路包括傳統的互斥或門(XOR)相位差檢測器及一個相位跳躍數字控制振蕩器(phase-hopping digital controlled oscillator；PHDCO)，相位跳躍數字鎖相迴路使用基本的門(例如緩衝器(buffer)，或門)來製造跳頻所需的相位延遲而不像傳統全數位化鎖相迴路需要一個更高頻的系統時脈。然而，這種方法所使用的門延遲非常容易受溫度，電壓及製程的影響而變化。這樣的變化可能大至相當於理想值的兩倍或小至理想值的1/2。像這樣大的變化將可能造成鎖相迴路無法鎖住頻率或導致相當大的時閃量。
本發明人先前在臺灣專利申請案號85102115中揭露了一個改進的全數位化鎖相迴路，它所需要的系統時脈頻率為傳統的全數位化鎖相迴路的25％，這樣大大的降低了生產成本，然而，它仍然需要一個數倍頻的系統時脈。而PHDPLL雖不需要高頻的系統時脈，但是它的性能無法令人滿意。如同以前的探討，所使用的門延遲變化量範圍可能由理想值的一半變化到理想值的兩倍。為了減小輸出時閃，延遲線(delay line)中，每一個延遲門的相位延遲F必須使所有延遲門的總延遲相位LF(L為延遲線中延遲門的總數)儘量接近2P(但需小於2P)。在這個「最佳化」的假設下，延遲門的相位延遲任何些微的變化都將可能導致總延遲相位LF大於2P而造成迴路的不穩定或產生較大的時閃。
在PHDPLL中可以用較小的延遲門的相位延遲來避免LF大於2P而造成迴路的不穩定，但是這將使在一般操作時產生較大的輸出時閃。此外，由於延遲門的相位延遲會隨著溫度、製程及電壓等外在因素而改變，因而，其輸出時閃及迴路穩定度將隨著這些外在因素而改變。
由於前述的缺點，的確需要一個改進的全數位化鎖相迴路，不需要高頻的系統時脈，來提供所需要的迴路穩定度及最小輸出時閃，並且使其穩定性不受溫度、製程及電壓等外在因素影響。
本發明的主要目的在於提供一個高穩定度、低輸出時閃的全數位化鎖相迴路，它不需要的高頻的系統時脈，並且具有與溫度，電壓，製程等外在環境及迴路的起始狀態無關等優點。
本發明的全數位化鎖相迴路中，延遲線(delay line)是由一連串的延遲門所組成以提供許多頻率相同但相位不同的時脈信號。本發明的鎖相迴路包含三個部分相位差檢測器(phase detector；PD)、K-計數器及數字控制振蕩器(digital control oscillator；DCO)。其中PD將用以比較兩個信號Fin及Fout間的相位差而輸出「UP」及「DN」的信號。一般來說，當兩個輸入信號的頻率相位相同時，「UP」及「DN」信號將有相同的脈衝寬度，如果兩個輸入信號存在相位差時，PD將會檢測出其相位誤差，而使「UP」及「DN」信號具有不同的脈衝寬度。同時「UP」及「DN」信號將送到K-計數器來調整迴路的輸出頻率。例如當「UP」的脈衝寬度大於「DN」時，輸出頻率將會降低，反之，當「UP」的脈衝寬度大於「DN」時，輸出頻率將會上升。
K-計數器將配合DCO以產生一個輸出時脈再反饋到PD。K-計數器可以由一個上數計數器(Up-counter)及下數器(Down-counter)所組成。它將執行類似數字低通濾波器的功能。「進位(carry)」輸出由上數計數器產生而「借位(borrow)」輸出由下數計數器產生，這兩個信號將送到DCO。由相位-頻率檢測器傳來的UP信號將觸發上數計數器計數，而DN信號將觸發下數計數器，當上數計數器發生溢位(overflow)時，K-計數器將產生「進位(carry；CA)的輸出信號，若下數計數器發生溢位時，K-計數器將產生「借位」(borrow；BO)的輸出信號。這兩個輸出信號將傳送至數字控制振蕩器。「借位」信號將使數字控制振蕩器選擇一個相位領先的時脈為輸出使得迴路的輸出相位領先以達到增加頻率的目的。「進位」信號將使數字控制振蕩器選擇相位落後的時脈為輸出使得迴路的輸出時脈相位延遲以達到降低頻率的目的。
本發明中K-計數器的值為一重要的設計參數。如果值太小時，K-計數器將循環太快，而造成太快的相位跳躍頻率，亦即造成了不希望產生的高頻輸出時閃。另一方面，若K-計數太大，則使鎖相範圍變小，並導致過長的鎖相時間。
本發明中一重要的元件為一個新的數字控制振蕩器，主要一包含L階的延遲線，此外再加上一個可程序化的上數-下數計數器(UP-down counter)、適當的補償電路(adaptive-compensated circuit)及多工器(multiplexer)。其中的延遲線(delay line)將提供許多頻率相同但相位不同的時脈來完成相位跳躍(phase-hopping)動作。上數-下數計數器接受K-計數器的輸出信號而產生一個地址給多工器，多工器依此地址選擇延遲線中的一個時脈為輸出信號。以最簡單的例子來說，在標準的情形下(對理想狀況而言)，L階的延遲線中的每一個延遲門將產生一相位延遲。每個進位脈衝導致多工器選擇相位落後的時脈為輸出時脈而使迴路的輸出延遲相位。相反的，每個借位脈衝將導致多工器選擇相位領先的時脈為輸出時脈而使迴路的輸出領先原來的輸出相位。不像傳統的設計，本發明中的相位延遲門的相位延遲設計為滿足以下關係φL＞2π 式(1)然而在傳統的設計中，相位延遲門的相位延遲使L小於2π。
本發明中另外的重要的元件為可程序化上數-下數計數器及適應性補償電路。根據以下兩個方程式，可程序化上數-下數計數器將以N為計數上限(超過即發生滿溢(over flow))D(t)=k=1N(t)(k)]]>式(2)π＜D(t)＜2π 式(3)在Eq(2)中，為了儘可能減低時閃量，對D(t)有一個外加的條件，就是必須使D(t)儘可能地接近2π，這個外加條件可表示為D(y)≈2π 式(4)所計算出來的N值將送到DCO中的上數-下數N計數器，其中的N及D值都將是一個時間的函數，分別為D(t)及N(t)。這代表了計數限值N可能會更改，這樣的設計使得L大於2π時仍然能保持迴路的穩定性。例如在輸出時脈為100MHz的迴路中，計數限值N可能在每百萬之一秒被更新一次。
本發明中，計數限值N是一個由適應性補償電路所算出，基本上，適應性補償電路的設計為首先逐一比較每一個延遲門的輸出時脈與取樣時脈間的相位差(取樣時脈例如為輸入或外加參考時脈)，假設第一個超過2π的延遲門(時間點t)為延遲線中的第I個延遲門的輸出時脈(也就是P(I-1)＜2π，P(1)＞2π，其中P(n)為延遲線中的第n個延遲門的輸出時脈與標準時脈的相位差)，則I-1將選為計數限值N，也就是說N＝I-1。而這個N值將送到DCO中的上數-下數N計數器中。適應性補償電路的操作方式將進一步於圖4a及圖4b中表示。圖4a中顯示L階的延遲門，由1，2，…，至L，限值N為適應性補償電路所算出的變數值。圖4b中為適應性補償電路的圖示，在時間t時，取樣時脈用來對延遲線中的L個時脈做取樣，若取樣值為X(n)，其中n＝1，2，…L，而D(n)為第n個延遲門相對於取樣時脈的相位遲延。X(n)將被進行解碼可以決定N(t)值。解碼電路可以用一個簡單的布林函數解得X(n)(n+1)，其中n＝1，2，…L，而(N(t)值的選擇將是使X(n)(n+1)＝1的n值。根據這個程序，N(t)級延遲門所有的相位延遲將可以非常接近於2π以一直保持最小的輸出時閃，同時保持迴路優良的穩定性。
本發明除了考慮了標準的延遲門相位延遲(記為s)同時考慮了最小可能的延遲門相位延遲(記為min)及最大可能的延遲門相位延遲(記為max)由於環境的變異，最小可能的延遲門相位延遲min可能小小至s的一半(也就是說min＝0.5s)而最大可能的延遲門相位延遲max可能大至s的兩倍(也就是說amx≈2s)。
在現有技術中的相位跳躍鎖相迴路，可能為了降低時閃而將s設計成非常接近2π來降低輸出時閃。但必須冒著增加迴路不穩定機率的危險。同時也可能為了降低迴路不穩定的機率而減小s的設計，但必須付出增加輸出時閃的代價。本發明中的適應性補償電路及可程序化上數-下數N計數器的設計，不僅降低了輸出時閃，同時也保證了迴路優良的穩定性。本發明同時也消除了在先技術的相位跳躍鎖相迴路中存在的不穩定性。
本發明的一種由一個輸入信號對局部信號鎖相的高頻全數位化鎖相迴路，其特徵在於，包括(a)至少一個數字控制振蕩器，(b)至少一個K-計數器，提供一個第一控制信號至所述數字控制振蕩器；
(c)至少一個相位檢測器，用來接收由所述數字控制振蕩器輸出的的信號並與一輸入信號比較，並由它們的相位差提供第二控制信號給所述K-計數器；所述的鎖相迴路，其特徵在於，所述數字控制振蕩器，包括(1)至少一個包括L階的延遲線，以產生L個時脈，其中L為一個整數，而每一個延遲門有一延遲相位；(2)至少一個可程序化的上數-下數N-計數器，其中L為整數；(3)至少一個多工器，其可由可程序化上數-下數N-計數器的計數值來選擇L個時脈中的一個；以及(4)至少一個適應性補償電路，可根據以下的情況來決定N值D(t)=k=1N(t)(k)]]>π＜D(t)＜2π 及 D(t)≈2π其中t代表一個特定時間。
附圖概述
圖1為本發明的全數位化鎖相位迴路實施例的方塊圖。
圖2a、2b、2c為圖1中的全數位化鎖相迴路所用的DCO的實施例的方塊圖。
圖3為圖2中的DCO執行相位跳躍的信號波形圖。
圖4(a)為由1，2，…，至L的L階的延遲門示意圖。
圖4(b)為本發明實施例的適應性補償電路的延遲門波形示意圖。
圖5(a)表示當總相位延遲大於2π時，迴路不穩定的影響的波形示意圖。
圖5(b)表示當總相位延遲遠小於2π時所導致的超出規格的輸出時閃示意圖。
結合較佳實施例及附圖詳述本發明的特點如下本發明的高頻全數位化鎖相迴路，不需要高頻的系統時脈，只需要一個與輸出時脈頻率相當的中系統時脈，且其穩定性不受溫度、製程、電壓及電路起始值等外在因素的影響，並仍然能保持最小的輸出時閃。
圖1為本發明的全數位化鎖相迴路10實施例的方塊圖，本發明的全數位化鎖相迴路10包括三個主要部分相位差檢測器(phase detector；PD)30、K-計數器40及數字控制振蕩器(digital control oscillator；DCO)50。其中PD30將用來比較兩個輸入信號Fin及Fout間的相位差，其中Fin為輸出的參考時脈相位，Fout及Fout間的相位差，其中Fin為輸入的參考時脈相位，Fout為DCO50輸出時脈的時脈相位。Fin及Fout都當作PD30的輸入信號。而PD30的輸出信號(「UP」及「DN」)將根據Fin及Fout信號間的相位差而改變。一般來說，當兩個輸入信號的頻率相位相同時，「UP」及「DN」信號將有相同的脈衝寬度，如果兩個輸入信號存在相位差時，PD30將會檢測出其相位誤差，而使「UP」及「DN」信號具有不同的脈衝寬度。同時「UP」及「DN」信號將送到K-計數器來顯示計數方向以調整迴路的輸出頻率。例如當「UP」的脈衝寬度大於「DN」時，K-計數器40的計數會遞增，而使輸出頻率降低，反之，當「UP」的脈衝寬度小於「DN」時，K-計數器40的計數會遞減，輸出頻率將會加快。
PD30將用來比較兩個輸入信號Fin及Fout間的相位差而輸出「UP」及「DN」的信號。一般來說，當兩個輸入信號的頻率相位相同時，「UP」及「DN」信號將有相同的脈衝寬度，如果兩個輸入信號存在相位差時，PD將會檢測出其相位誤差，而使「UP」及「DN」信號具有不同的脈衝寬度。不同的PD所能涵蓋的相位差涵範圍將有所不同。
由PD30輸出的「UP」及「DN」信號將送到K-計數器40，K-計數器將配合DCO50以產一個輸出時脈再反饋到PD30。K-計數器可以看為由一個上數計數器(Up-counter)及下數計數器(Down-counter)所組成。它將執行類似數字低通濾波器的功能。「進位(carry)」輸出由上數計數器產生而「借位(borrow)」輸出由下數計數器產生，這兩個信號將送到DCO。由相位檢測器PD30傳來的「UP」信號將觸發上數計數器計數，當K-計數器發生溢位(overflow)時，K-計數器40將產生「進位」(carry；CA)的輸出信號，「進位」信號將使數字控制振蕩器選擇相位落後的時脈為輸出使得迴路的輸出相位延遲以達到降低頻率的目的。而DN信號將觸發下數計數器，若K計數器40發生反向溢位(underflow)時，K-計數器將產生「借位」(borrow；BO)的輸出信號。「借位」信號將使數字控制振蕩器選擇一個相位領先的時脈為輸出使得迴路的輸出相位領先以達到增加頻率的目的。
本發明中K-計數器40的計數值為一重要的設計參數。如果值太小時，K-計數器40將循環太快，造成太快的相位跳躍頻率，亦即造成不希望產生的高頻輸出時閃。另一方面，若計數值太大，則使鎖相範圍變小並導致過長的鎖相時間。
本發明中一重要的元件為一新的數字控制振蕩器(DCO)50，圖2為圖1中所示的新式全數字鎖相迴路所用的DCO的實施例功能方塊圖。圖3為圖2中的DCO執行相位跳躍的波形圖。如圖2所示，DCO50包括了一個上數-下數N-計數器51，適應性補償電路52，L階的延遲線53及多工器(multiplexer)54。延遲線53產生L個頻率相同但相位不同的時脈C1，C2，…，CL-1，CL，以提供DCO執行相位跳躍的動作。上數-下數N-計數器51，接受由K-計數器傳來的進位及借位信號並輸出一選擇地址信號給多工器(multiplexer)54以便由延遲線53中的L個相位不同的時脈中選擇一個相對的時脈輸出。在這個實施例中，每一個延遲門都是相同的(但是它們的相位延遲為時間的函數)。
當進借位信號強迫多工器選擇相位落後的時脈為輸出脈時，迴路的輸出將會延遲相位。當借位信號強迫多功器選擇相位領先的時脈為輸出時脈時，迴路的輸出將會領先相位。由於上數-下數N-計數器51的計數為循環計數，這L個相位不同的時脈也將跟隨著上數-下數N-計數器51的計數而循環地被選擇。對一個計數值固定的上數-下數N計數器而言，當N＝L時，要保證迴路的穩定則總延遲相位必須滿足π＜L＜2π 式(5)另一方面，為了儘可能的減低輸出時閃量，總延相位的設計必須使得L≈2π 式(6)理論上，式(5)及式(6)兩個要求並不會衝衝但是在實際製作上由於受溫度、製程、電壓等因素的影響，延遲門的相位延遲將會在最小值min與最大值max間變化，通常，最小值min有可能為典型值s的50％(也就是說min＝0.5s)，而最大值max有可能為典型值s的200％(也就是說amx＝2s)。這樣的變化常常導致相位跳躍鎖相迴路的不穩定。也許可以利用設計相位延遲較小的延遲門來增加迴路的穩定性。但是這樣可能會導致無法接受或超出規格的輸出時閃。另一方面，也許可將s設計成非常接近2 π的值來降低輸出時閃，但是卻冒著增加迴路不穩定機率的危險。由於這些問題的存在，這樣的相位跳躍鎖相迴路設計就變的不實際。
本發明中，在DCO中將以可變階數的延遲線來替換固定階數的延遲線設計。換句話說，在本發明中，延遲線中所有被拿來循環使用的延遲門階數將經由一個適應性補償電路做決定而成為一個可能隨時間而變的變數。通過這個適應性補償電路及上數-下數N-計數，來補償由於溫度、製程、電壓的改變對延遲時間所造成的影響。
圖4(a)為由1，2，…至L的L個延遲門所組成的L階延遲單線，N值是由適當性補償電路所決定的變數。圖4(b)為本發明實施例中所提出的適應性補償電路的電路圖示。
適應性補償電路將根據以下式(2)-(4)三個方程式來計算上數-下數N-計數器的計數限制值D(t)=k=1N(t)(k)]]>式(2)π＜D(t)＜2π 式(3)D(t)≈2π 式(4)計算後的計數限制值N將輸入DCO中的可程序化上數-下數N-計數器，必須注意的是其中N及D值都是時間的函數，也就是N(t)及D(t)。這代表了計數限值N可能會更改。例如，在輸出為100MHz的迴路中，計數限值N可能在每百萬分之一秒被更新一次。更新頻率的快慢將考慮所應用的系統其溫度、製程、電壓等外界因素波動的速度。在波動速度快速的應用中，必須要有較快的更新頻率，反之，用較慢的更新頻率就可以滿足了。
在適應性補償電路的設計上，首先以取樣的方式取得L個時脈一連串的取樣值X(n)，n＝1，2，…L，逐一比較每一個延遲門輸出時脈與取樣時脈的相位差D(n)，(取樣時脈例如為輸入或外加參考時脈)。當相位延遲D(I)小於2π而D(I+1)＞2π時，適應性補償電路將會把I選為可程序化上數-下數N-計數器的計數限值。圖4a中顯示L階的延遲門，由1，2，…，至L，限值N為適應性補償電路所算出的變數值。圖4(b)中為適應性補電路的操作圖示，以下將做更詳細的描述。
首先，在時間t時，取樣時脈用來對延遲線中的L個時脈做取樣，得到取樣值為X(n)，其中n＝1，2，…L，X(n)將被進行解碼以決定N(t)值。解碼電路可用一個簡單的布林函數製作X(n)X(n+1)，其中n＝1，2，…L，而N(t)值的選擇將是使X(n)X(n+1)＝1的n值。根據這個程序，N(t)級延遲門所有的相位延遲將可以非常接近於2π以便保持小最的輸出時閃，同時保持迴路優良的穩定性。
本發明與先前的相位跳躍鎖相迴路主要的不同點之一為本發明中，L階延遲線的總延遲在典型的設計中可以大於2π，也就是說本發明L＞2π 式(1)相對的，在先前的相位跳躍鎖相迴路設計中，L階延遲線的總延遲在典型的設計中必須小於2π，也就是說先前的技藝中π＜L＜2π 式(2)如圖4(b)所示，解碼電路可用一個簡單的布林函數製作X(n)X(n+1)，其中X(n)表示為第n個時脈的取樣值，而X(n+1)表示為第n+1個時脈的取樣值。如圖4(b)，X(1)，X(2)，＝0(因為D(1)，D(2)，…＜π使得布林函數值為「0」。同時於圖4(b)中所示，在第二個時脈及第N-1個時脈間的某一個X(n)值會變為「1」，然而此時的布林函數值仍保持為「0」(因為X(n+1)＝0)。然而在第N個延遲線時，布林函數值將變為「1」(因為X(N)＝1，X(N+1)＝0，而X(n+1)＝1)。至於在第N個延遲線之後，取樣值又變為」0「，因此布林函數值又變為「0」。解碼電路所得到的N值將送到DCO的可程序化上數-下數N-計數器中，在上數時，計數器的計數順序為
0，1，2，3，4，…，N-2，N-1，0，1，02，…，N-1，0，…在下數時，計數器的計數順序為N-1，N-2，N-3，…，2，1，0，N-1，N-2，…，2，1，0，N-1…在本發明中，藉著適應性補償電路及可程序化上數-下數N-計數器使得總延遲D(t)可以維持非常接近2π但小於2π，因此可以降低迴路的輸出時閃至最低，而且可以維持迴路的穩定性。
本發明中的改進式全數位化鎖相迴路是以0.6微米製程的標準單元庫(standard cell library)製作。額定典型值的門延遲為0.12ns(1.2×10-9秒)，操作溫度為-45℃至85℃，電壓為4.5V至5.5V，延遲線級數L為32級(L＝32)。在這個環境範圍內，預估門延遲的變異量不會超過額定典型值的50％至200％的範圍，也就是說，最小可能門延遲為0.06ns(min＞0.5s)，最大可能門延遲為0.24ns(max＜2s)，假設規格所允許的最大輸出時閃為0.0625UI(unit interval，單位周期)，在此規格之下，在最惡劣的情況下的最大的輸出頻率為fout=i0.24ns32=17.68ns130MHz]]>測試結果顯示本發明中的高頻全數位化鎖相迴路能夠提供高於100MHz的輸出時脈，其輸出時閃將低於0.0625UI。同時測試結果顯示這個全數字鎖相迴路能在-45℃至85℃的溫度範圍，4.5V至5.5V的電壓範圍下始終維持優良的穩定性及優良的時脈質量(低時閃及低飄移(wander))。
如同先前的討論，傳統的全數字鎖相回為了達到降低時閃的目的，它需要輸入一個高頻的時脈，而增加了成本。特別是在系統應用所需要的時脈頻率增加時，所需要的輸入高頻時脈的頻率亦跟著上升。而先前技藝的相位跳躍鎖相迴路設計中雖不需要輸入一個高頻時脈，但是溫度、製程、電壓等變化所導致的門延遲變異，將使迴路變的不穩定或產生相當大的輸出時閃。圖5(b)所顯顯的是由於門延遲過小而導致過大的輸出時閃。本發明中的新設計使得這個全數字鎖相迴路可以不需要高頻的系統時脈同時卻可以維持優良的穩定性及優良的時脈信號質量。
綜上所述，本發明與現有技術相比具有如下效果本發明的全數位化鎖相迴路輸出時閃低，穩定性高；特別是可以不需要高頻時脈信號也可以維持高穩定性及時脈信號質量。
最後要提及的是，上述對本發明的較佳實施例敘述，是為了說明本發明的精髓所在。熟悉此技藝的人士所做的任何修改，皆應涵括在本發明的限定範圍內。
權利要求
1.一種由一個輸入信號對局部信號鎖相的高頻全數位化鎖相迴路，其特徵在於，包括(a)至少一個數字控制振蕩器，(b)至少一個K-計數器，提供一個第一控制信號至所述數字控制振蕩器；(c)至少一個相位檢測器，用來接收由所述數字控制振蕩器輸出的的信號並與一輸入信號比較，並由它們的相位差提供第二控制信號給所述K-計數器；
2.根據權利要求1所述的鎖相迴路，其特徵在於，所述數字控制振蕩器，包括(1)至少一個包括L階的延遲線，以產生L個時脈，其中L為一個整數，而每一個延遲門有一延遲相位；(2)至少一個可程序化的上數-下數N-計數器其中L為整數；(3)至少一個多工器，其可由可程序化上數-下數N-計數器的計數值來選擇L個時脈中的一個；以及(4)至少一個適應性補償電路，可根據以下的情況來決定N值D(t)=k=1N(t)(k)]]>π＜D(t)＜2π及D(t)≈2π其中t代表一個特定時間。
3.根據權利要求2所述的高頻全數位化鎖相迴路，其特徵在於，所述適應性補償電路用來執行以下功能(a)在時間t時，使用一個取樣時脈來對所述L個時脈作取樣，所得到的值記為X(n)，其中n＝1，2，3，…L；(b)對每個n計算X(n)X(n+1)的值，其中X(n+1)為X(n+1)的反向值；以及(c)根據X(n)X(n+1)＝1的布林函數決定N值。
4.根據權利要求2所述的高頻全數位化鎖相迴路，其特徵在於，所述適應性補償電路隨環境的變化使門延遲變化下進行操作。
全文摘要
一種高頻全數位化鎖相迴路,包括至少一個數字控制振蕩器;至少一個K－計數器,提供一個控制信號至數字控制振蕩器;至少一個相位檢測器,用來接收由數字控制振蕩器輸出的信號並與一輸入信號比較,由它們的相位差提供第二控制信號給K－計數器;其中:數字控制振蕩器,包括:至少一個包括L階的延遲線,以產生L個時脈;至少一個可程序化的N－計數器;至少一個多工器,可由計數值來選擇L個時脈中的一個以及至少一個適應性補償電路。
文檔編號H03L7/08GK1193847SQ9711680
公開日1998年9月23日 申請日期1997年8月26日 優先權日1997年3月13日
發明者王博民, 楊樹發 申請人:財團法人工業技術研究院