PWM信號生成器和具有其的開關電源裝置的製作方法

2023-09-23 13:57:15 3

本公開涉及通過用脈寬調製(PWM)方法執行開關操作來控制輸出電壓的開關電源裝置和用在開關電源裝置中的PWM信號生成器。

背景技術：

在使用諸如電晶體的開關元件執行開關操作來控制輸出電壓的開關電源裝置中，執行佔空比(即開關元件的導通時段與開關元件的開關周期之比)的可變控制來控制輸出電壓，使其是恆定的。

生成用於執行PWM控制的PWM信號的裝置被分類為模擬型和數字型。在JP-A-2004-343395和JP-A-2006-527569中描述了數字型PWM信號生成器的示例。

JP-A-2004-343395描述了一種PWM信號生成器，該PWM信號生成器使用包括級聯連接的多個差分緩衝器的環形振蕩器來生成PWM信號，其中延遲時間的解析度對應於差分緩衝器的一級。

JP-A-2006-527569描述了一種PWM信號生成器，該PWM信號生成器包括串聯連接的多個電壓控制緩衝器和控制各電壓控制緩衝器的延遲時間使其恆定的延遲鎖定環(DLL)。

技術實現要素：

在JP-A-2004-343395中描述的PWM信號生成器中，由於PVT(工藝、電壓和溫度)的影響，導致差分緩衝器的延遲時間變化。因此，使用環形振蕩器的輸出信號作為時鐘的計數器的時鐘頻率也將可能變化，因此，開關周期或佔空比的解析度將變成不期望的值。

可考慮，在JP-A-2004-343395中描述的PWM信號生成器中使用諸如JP-A-2006-527569中描述的裝置中的DLL電路。然而，添加DLL電路造成電路規模增大。同時，因為由於半導體製造工藝改變而導致需要重新設計DLL電路，所以設計成本會增加。當使用DLL電路時，擔心有諸如最低操作時鐘頻率、設置次序的許多限制。

本公開是在考慮到以上提到情形的情況下作出的，將提供一種PWM信號生成器和包括該PWM信號生成器的開關電源裝置，該PWM信號生成器能夠防止電路規模或設計成本增加，並且以期望的解析度生成PWM信號。

本公開的一種PWM信號生成器包括：延遲電路單元，其包括串聯連接的多個延遲元件，所述多個延遲元件之中的最終級的延遲元件的輸出端子和所述多個延遲元件之中的初級的延遲元件的輸入端子彼此連接；選擇器，其基於數字值，選擇所述多個延遲元件的輸出信號中的任一個；PWM信號輸出單元，其基於所述選擇器選擇的輸出信號來輸出PWM信號；延遲量檢測器，其檢測由於所述延遲電路單元而導致的信號延遲量；以及數字值生成器，其通過基於所述延遲量檢測器檢測到的延遲量校正預定數據來生成所述數字值。

一種開關電源裝置包括：開關元件；上述的PWM信號生成器；以及PWM控制單元，其基於所述PWM信號生成器所生成的PMW信號來控制所述開關元件。

根據本公開，可以提供能夠防止電路規模或設計成本增加並且以期望解析度生成PWM信號的PWM信號生成器和包括該PWM信號生成器的開關電源裝置。

附圖說明

根據下面結合附圖進行的詳細描述，本公開的以上和額外特徵和特性將變得更清楚，其中：

圖1是示意性示出根據本公開的實施方式的用於開關電源裝置的PWM信號生成器的構造的電路圖；

圖2是示出圖1中示出的PWM信號生成器的PWM信號輸出單元的操作的時序圖；以及

圖3是具體示出圖1中示出的PWM信號生成器的硬體校正電路的構造的電路圖。

具體實施方式

下文中，將參照附圖描述本公開的實施方式。

圖1是示意性示出根據本公開的實施方式的用於開關電源裝置的PWM信號生成器100的構造的電路圖。開關電源裝置包括諸如MOSFET的開關元件和基於PWM信號生成器100所生成的PWM信號來控制開關元件的PWM控制單元。

PWM信號生成器100包括延遲電路單元20、PWM信號輸出單元30、硬體校正單元40、計數器4、比較器5A、選擇器5B、與(AND)電路5C、比較器6A、選擇器6B和與電路6C。

延遲電路單元20包括具有串聯連接的多個(在圖1中示出的示例中，2n個(其中，n是等於或大於1的自然數))延遲元件3的延遲元件組、與電路2和或(OR)電路1。各延遲元件3是以預定時間的延遲輸出輸入信號並且採用一般的緩衝器等的元件。

延遲元件組的最終級的延遲元件3的輸出端子連接到計數器4的輸入端子和或電路1的兩個輸入端子中的一個輸入端子。

從控制整個開關電源裝置的系統控制單元(未示出)向或電路1的兩個輸入端子中的另一個輸入端子輸入脈衝信號。或電路1的輸出端子連接到與電路2的兩個輸入端子中的一個輸入端子。

從系統控制單元向與電路2的兩個輸入端子中的另一個輸入端子輸入用於啟動延遲電路單元20的操作的使能信號。與電路2的輸出端子連接到延遲元件組的初級的延遲元件3的輸入端子。

當在使能信號處於高電平的狀態下向或電路1輸入開始脈衝信號時，響應於這個脈衝信號的上升，隨著脈衝信號的上升，或電路1的輸出變為高電平並且與電路2的輸出變為高電平，因此脈衝信號被輸入延遲元件組。開始脈衝信號只被輸入或電路1一次，然後變成低電平。

延遲元件組延遲各延遲端子3中的脈衝信號。從延遲元件組的最終級的延遲元件3輸出的脈衝信號被輸入或電路1，或電路1的輸出變為高電平，並且從與電路2輸出脈衝信號。因此，脈衝信號在延遲電路單元20中循環。

計數器4對從延遲元件組的最終級的延遲元件3輸出的脈衝信號進行計數，從而對脈衝信號在延遲電路單元20中循環一次的周期進行計數。計數器4計數得到的計數值被輸入硬體校正電路40、比較器5A和比較器6A。

即使當延遲電路單元20中的包括與電路2和2n個延遲元件3的所有元件中的任何元件的輸出信號被輸入計數器4時，也能夠對周期進行計數。

延遲元件組中的延遲元件3的輸出端子連接到選擇器5B的輸入端子和選擇器6B的輸入端子。

硬體校正電路40所生成的數字值的佔空比比較值CMPd的低序n位被輸入選擇器5B。佔空比比較值CMPd是用於確定開關元件的導通時段的長度的信息。

選擇器5B基於輸入的佔空比比較值CMPd的低序n位，選擇並且輸出延遲元件組的2n個延遲元件3的輸出信號中的任一個。選擇器5B的輸出端子連接到與電路5C的兩個輸入端子中的一個。

比較器5A的輸出端子連接到與電路5C的兩個輸入端子中的另一個。當比較器5A的輸出變為高電平時，與電路5C將選擇器5B所選擇的信號作為佔空比事件脈衝輸出到PWM信號輸出單元30。

計數器4的輸出信號和佔空比比較值CMPd的高序位被輸入比較器5A。比較器5A將輸入比較器的計數器4的輸出信號與佔空比比較值CMPd的高序位進行比較，並且當二者彼此相等時將高電平信號輸出到與電路5C。

硬體校正電路40所生成的數字值的周期比較值CMPp的低序n位被輸入選擇器6B。周期比較值CMPp是用於確定開關元件的導通時段的開始時間的信息。

選擇器6B根據輸入的周期比較值CMPp的低序n位，選擇並且輸出延遲元件組的2n個延遲元件3的輸出信號中的任一個。選擇器6B的輸出端子連接到與電路6C的兩個輸入端子中的一個。

比較器6A的輸出端子連接到與電路6C的兩個輸入端子中的另一個。當比較器6A的輸出變為高電平時，與電路6C將選擇器6B所選擇的信號作為周期事件脈衝輸出到PWM信號輸出單元30。

計數器4的輸出信號和周期比較值CMPp的高序位被輸入比較器6A。比較器6A將輸入比較器的計數器4的輸出信號與周期比較值CMPp的高序位進行比較，並且當二者彼此相等時將高電平信號輸出到與電路6C。

PWM信號輸出單元30輸出響應於周期事件脈衝的上升而上升並且響應於佔空比事件脈衝的上升而下降的PWM信號。具體地，PWM信號輸出單元30包括與電路7、與電路8、或電路9、與電路10、與電路11、或電路12和RS型觸發器13。

與電路6C的輸出信號(周期事件脈衝)和來自系統控制單元的周期事件端子電平設置信號被輸入與電路7的輸入端子。

與電路5C的輸出信號(佔空比事件脈衝)和來自系統控制單元的佔空比事件端子電平設置信號被輸入與電路8的輸入端子。

與電路6C的輸出信號(周期事件脈衝)和周期事件端子電平設置信號的反轉信號被輸入與電路10的輸入端子。

與電路5C的輸出信號(佔空比事件脈衝)和佔空比事件端子電平設置信號的反轉信號被輸入與電路11的輸入端子。

與電路7的輸出信號和與電路8的輸出信號被輸入或電路9。或電路9的輸出端子連接到RS型觸發器13的設置端子S。

與電路10的輸出信號和與電路11的輸出信號被輸入或電路12。或電路12的輸出端子連接到RS型觸發器13的重置端子。

圖2是示出圖1中示出的PWM信號生成器100的PWM信號輸出單元30的操作的時序圖。圖2示出周期事件端子電平被設置成1(高電平)並且佔空比事件端子電平被設置成0(低電平)的情況。

如圖2中所示，當周期事件脈衝變成高電平時，與電路7的輸出變為高電平，或電路9的輸出變為高電平，RS型觸發器13變為設置狀態，PWM信號上升。然後，當佔空比事件脈衝變為高電平時，與電路11的輸出變為高電平，或電路12的輸出變為高電平，RS型觸發器13被重置，PWM信號下降。以此方式，基於周期事件脈衝和佔空比事件脈衝來生成PWM信號。

圖3是具體示出圖1中示出的PWM信號生成器100的硬體校正電路40的構造的電路圖。

硬體校正電路40包括延遲量檢測器40A和數字值生成器40B。

延遲量檢測器40A是由硬體構成的用於檢測由於延遲電路單元20而導致的信號延遲量的電路。

具體地，延遲量檢測器40A包括測量周期計數器41、基準值寄存器42、測量值寄存器43和減法器44。

根據基準時鐘，測量周期計數器41針對每個單位時段將採集信號輸出到基準值寄存器42和測量值寄存器43。

測量值寄存器43是保持在輸入採集信號的輸入時間處計數器4的計數值的第一寄存器。

當輸入採集信號時，基準值寄存器42是保持恰好在該輸入時間之前的輸入採集信號的輸入時間處計數器4的計數值的第二寄存器。也就是說，輸入採集信號的第一時間處的計數值被保持在測量值寄存器43中，第一時間之前單位時段的第二時間處的計數值被保持在基準值寄存器42中。

減法器44從測量值寄存器43中保持的計數值中減去基準值寄存器42中保持的計數值。減法結果(計數值(A))是計數器4在單位時段內計數得到的計數值。減法器44的輸出值是延遲電路單元20在單位時段內延遲的時間(延遲量)。以此方式，延遲量檢測器40A檢測減法器44的輸出值作為由於延遲電路單元20而導致的信號延遲量。

數字值生成器40B是由硬體構成的用於基於計數值(A)即延遲量檢測器40A檢測到的延遲量來校正預定數據(周期比較值CMPpo)從而生成周期比較值CMPp和佔空比比較值CMPd的電路。

具體地，數字值生成器40B包括除法器45、乘法器46、乘法器47和比較值生成器48。

減法器44的輸出值(計數值(A))和預定的計數期待值(C)被輸入除法器45。計數期待值(C)是延遲電路單元20的延遲量的設計值，並且作為對應於周期比較值CMPpo的設置值的周期設置值和佔空比設置值是基於該設計值預先確定的並且被存儲在PWM信號生成器100的存儲單元(未示出)中。

除法器45將計數值(A)除以計數期待值(C)並且輸出除法結果作為校正係數。除法器45由硬體構成。

計數期待值(C)不受特別限制，但是優選地，計數期待值被設置成2k，其中，k是等於或大於1的自然數。通過將計數期待值(C)設置成2k，能夠通過將計數值(A)向右移位k位來實現計數值(A)/計數期待值(C)的計算。也就是說，由於除法器45能夠由簡單的位移位器(移位器)構成，因此可以簡化硬體校正電路40的構造。

從除法器45輸出的校正係數和存儲在存儲單元中的周期設置值被輸入乘法器46。乘法器46通過將校正係數乘以周期設置值來生成校正後周期設置值DOUTp。

從除法器45輸出的校正係數和存儲在存儲單元中的佔空比設置值被輸入乘法器47。乘法器47通過將校正係數乘以佔空比設置值來生成校正後佔空比設置值DOUTd。

比較值生成器48通過將從乘法器46輸出的周期設置值DOUTp和從存儲單元讀取的對應於周期設置值的周期比較值CMPpo相加來生成周期比較值CMPp。比較值生成器48通過將從乘法器47輸出的佔空比設置值DOUTd與所生成的周期比較值CMPp相加來生成佔空比比較值CMPd。

在數字值生成器40B中，可顛倒除法器45和乘法器46、47的位置。也就是說，可通過使乘法器46將計數值(A)與周期設置值相乘並且使除法器45將所得值除以計數期待值(C)來計算周期設置值DOUTp。類似地，可通過使乘法器47將計數值(A)與佔空比設置值相乘並且使除法器45將所得值除以計數期待值(C)來計算佔空比設置值DOUTd。當使用位移位器作為除法器45時，有可能將由於向右移位k位而出現低序位的捨入誤差，但是通過像這樣提前進行乘法，能夠最小化由於這個誤差而導致的周期設置值和佔空比設置值的計算誤差。

在具有這個構造的PWM信號生成器100中，由於延遲電路單元20而導致的信號延遲量被設計成期望值，但是延遲量可由於PVT的影響而偏離期望值。延遲量與設計值的偏差計算為硬體校正電路40的延遲量檢測器40A針對各單位時段的計數值(A)。基於校正係數即計數值(A)與計數期待值(C)之比來酌情校正周期比較值CMPpo，並且周期比較值CMPp和佔空比比較值CMPd被酌情校正。

因此，能夠通過校正周期比較值CMPp和佔空比比較值CMPd來吸收由於延遲電路單元20而導致的信號延遲量的偏差，因此可以在保持期望周期和期望佔空比的同時，實現PWM信號的解析度增加。

在PWM信號生成器100中，不檢測延遲電路單元20的各個延遲元件3的延遲程度與設計值的偏差，但檢測延遲電路單元20整體的延遲量與設計值的偏差。以此方式，由於不必檢測各個延遲元件3的延遲程度的偏差，因此可以簡化裝置，從而減少製造成本。

在PWM信號生成器100中，延遲電路單元20的延遲元件3能夠由簡單的緩衝器構成。因此，相比於使用電壓控制緩衝器或差分緩衝器的相關技術，可以減少PWM信號生成器100的製造成本。不同於相關技術，不必使用DLL電路。因此，可以減少設計成本並且減少對最低時鐘頻率、設置次序等的限制。

在PWM信號生成器100中，用硬體而非軟體實施延遲量檢測器40A和數字值生成器40B。因此，不必增強開關電源裝置的系統控制單元(CPU)的處理能力，因此可以防止電源裝置的成本增加。

在PWM信號生成器100中，硬體校正電路40能夠基於基準時鐘與除了硬體校正電路40外的部分異步進行操作。因此，可以有助於設計開關電源裝置。

雖然以上已經參照具體實施方式描述了本公開，但實施方式不只是示例並且能夠在不脫離本公開主旨的情況下以各種形式進行修改。

例如，用硬體構造硬體校正電路40，但可用軟體實施硬體校正電路40的功能。

在考慮到因延遲電路單元20中包括的或電路1和與電路2的信號延遲時間的情況下，延遲元件組中包括的延遲元件3的數量可減少1個，可被設置成2n-1。通過將因或電路1和與電路2的信號延遲時間設置成與延遲元件3的延遲時間相同，可以有助於設計周期比較值或佔空比比較值。

延遲量檢測器40A針對每個單位時段執行檢測延遲量的處理，但在執行檢測延遲量的處理之後下一次執行檢測處理之前的時段可被設置成充分長並且可在比單位時段充分長的時段內執行檢測延遲量的處理。通過針對每個預定時段校正周期比較值CMPp和佔空比比較值CMPd，可以精確地執行PWM控制。

如上所述，本說明書公開了以下內容。

所公開的PWM信號生成器包括：延遲電路單元，其包括串聯連接的多個延遲元件，所述多個延遲元件之中的最終級的延遲元件的輸出端子和所述多個延遲元件之中的初級的延遲元件的輸入端子彼此連接；選擇器，其基於數字值，選擇所述多個延遲元件的輸出信號中的任一個；PWM信號輸出單元，其基於所述選擇器選擇的所述輸出信號來輸出PWM信號；延遲量檢測器，其檢測由於所述延遲電路單元而導致的信號延遲量；以及數字值生成器，其通過基於所述延遲量檢測器檢測到的延遲量校正預定數據來生成所述數字值。

所公開的所述PWM信號生成器還可包括計數器，所述計數器對從所述多個延遲元件之中的任何延遲元件輸出的脈衝信號進行計數，其中，所述延遲量檢測器檢測所述計數器在單位時段內計數得到的計數值作為延遲量。

在所公開的所述PWM信號生成器中，所述數字值生成器可通過基於所述計數值和單位時間內預定的計數期待值校正所述數字值來生成數據。

在所公開的所述PWM信號生成器中，所述多個延遲元件可包括2n個延遲元件，其中，n是等於或大於2的自然數，其中，所述計數期待值是2k，其中，k是等於或大於1的自然數，並且其中，所述數字值生成器通過使用將所述計數值和對應於所述數據的設置值的相乘值除以所述計數期待值而得到的值來生成所述數字值。

在所公開的所述PWM信號生成器中，所述數字值生成器可包括：乘法器，其將所述計數值和所述設置值相乘；以及除法器，其將所述乘法器的輸出值除以所述計數期待值，並且其中，所述除法器是通過將所述乘法器的所述輸出值向右移位k位來獲取除法結果的位移位器。

在所公開的所述PWM信號生成器中，所述數字值生成器可包括：除法器，其被構造成將所述計數值除以所述計數期待值；以及乘法器，其被構造成將所述除法器的輸出值和所述設置值相乘，並且其中，所述除法器是通過將所述輸出值向右移位k位來獲取除法結果的位移位器。

在所公開的所述PWM信號生成器中，所述延遲量檢測器可包括：測量周期計數器，其基於基準時鐘針對每個單位時段輸出採集信號；第一寄存器，其保持在輸出所述採集信號的時間處所述計時器的計數值；第二寄存器，其保持在輸出所述採集信號的時間之前輸出所述採集信號的時間處所述計數器的計數值；以及減法器，其從所述第一寄存器中保持的計數值中減去所述第二寄存器中保持的計數值，並且其中，所述延遲量檢測器檢測所述減法器的輸出值作為延遲量。

在所公開的所述PWM信號生成器中，所述延遲量檢測器和所述數字值生成器可由硬體構成。

所公開的一種開關電源裝置包括：開關元件；所述PWM信號生成器；以及PWM控制單元，其基於所述PWM信號生成器所生成的PMW信號來控制所述開關元件。