集成電路的複合掃描單元的製作方法

2023-09-23 03:19:40

專利名稱：：集成電路的複合掃描單元的製作方法
技術領域：
：本發明涉及集成電路設計領域，特別涉及一種集成電路的複合掃描單元，適用於掃描鏈和測試圖形生成器的集成設計。
背景技術：
：通常的電路可測試性設計中，掃描鏈和測試圖形生成器(TPG)是兩個獨立工作的模塊，它們分別具有各自的硬體開銷。在文獻《通過掃描單元重排序實現功耗面積最小化的掃描測試》(GhoshS.，BasuS.，Touba，N.A.，Jointminimizationofpowerandareainscantestingbyscancellreordering,Proceedings.IEEEComputerSocietyAnnualSymposium,2003，p.246-249.)中，對掃描單元重新進行排序，與隨機排序相比，可以降低硬體開銷；在文獻《一種優化的BIST測試圖形生成器》(P.Gimrd，C.Landrault，V.Morkda，AnoptimizedBISTtestpatterngeneratorfordelaytesting,inProc.ofVLSITestSymp，1997，p.94-100.)中，對TPG進行優化，可以使集成電路具有小的硬體開銷。硬體開銷是電路測試中需要考慮的重要因素，但是在現有的文獻中，減少硬體開銷的方法通常是對掃描鏈或者TPG分別單獨進行優化，硬體開銷的降低有限。
發明內容本發明的目的在於提供一種集成電路的複合掃描單元，它能夠對掃描鏈和TPG進行全局面積優化，大幅降低掃描鏈和測試圖形生成器的總體硬體開銷。為了達到上述目的，本發明採用以下技術方案予以實現。一種集成電路的複合掃描單元，其特徵在於，包括D觸發器、多路選擇器、異或門；D觸發器引出有輸入端、正輸出端Q、時鐘輸入端CLK;多路選擇器具有一個內部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2;異或門具有一個內部輸入端和一個引出的輸入端J;所述多路選擇器的輸出端連接D觸發器的輸入端，D觸發器的正輸出端Q連接異或門的內部輸入端，異或門的輸出端連接多路選擇器的內部輸入端。所述多路選擇器為四路選擇器。在本發明中，當多路選擇器選通其第一輸入端D時，複合掃描單元用於完成D觸發器的在電路中基本功能；當多路選擇器選通其第二輸入端時SI，複合掃描單元用於實現掃描鏈的功能；當多路選擇器選通其第三輸入端LFSR時，複合掃描單元用於實現線性反饋移位寄存器(LinearFeedbackShiftRegister，簡稱LFSR)的功能；當多路選擇器選通其第三輸入端J時，複合掃描單元接入Johnson計數器，輸出測試序列。複合掃描單元和線性反饋移位寄存器(LinearFeedbackShiftRegister，簡稱LFSR)的反饋電路、Johnson計數器共同完成測試圖形生成器的功能。由於本發明通過增加一些邏輯電路，擴增了掃描鏈中的D觸發器的功能，能夠在保留掃描鏈功能的基礎上，將其功能擴增到測試圖形生成器電路，省去了測試圖形生成器中的D觸發器，因此，集成電路的硬體開銷大幅降低。圖1為本發明的複合掃描單元的邏輯電路結構圖，其中多路選擇器的選通邏輯如下SE2操作模式電路功能用於實現D觸發器的基本功能用於實現掃描鏈的功能用於實現LFSR的功能接入Johnson計數器並輸出測試序列formulaseeoriginaldocumentpage4操作模式normalsc肌LFSRTestsequences圖2為本發明應用於掃描鏈和測試圖形生成器的集成電路結構圖。圖3為典型的Huffman模型的電路結構圖。圖4為具有掃描路徑的Huffman模型的電路結構圖。具體實施例方式參照圖l，集成電路的複合掃描單元，包括D觸發器、多路選擇器、異或門；D觸發器引出有輸入端、正輸出端Q、時鐘輸入端CLK;多路選擇器具有一個內部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2;異或門具有一個內部輸入端和一個引出的輸入端J;所述多路選擇器的輸出端連接D觸發器的輸入端，D觸發器的正輸出端Q連接異或門的內部輸入端，異或門的輸出端連接多路選擇器的內部輸入端。多路選擇器為四路選擇器。當SE1二0，SE2^0時，多路選擇器選通其第一輸入端D，複合掃描單元用於完成D觸發器的基本功能；當SEfO，SE2二1時，多路選擇器選通其第二輸入端時SI，複合掃描單元作為掃描鏈的掃描單元；當SEl二l,SE2二0時，多路選擇器選通其第三輸入端LFSR時，複合掃描單元用於線性反饋移位寄存器(LinearFeedbackShiftRegister，簡稱LFSR)電路；當SEl:l，SE2=1時，多路選擇器選通其第三輸入端J時，複合掃描單元的輸入端J接入Johnson計數器，生成測試序列。參照圖2，增加線性反饋移位寄存器(LinearFeedbackShiftRegister，簡稱LFSR)的反饋電路(Cl，C2，，Cm分別是本原多項式的係數)和Johnson計數器電路後，可以實現測試圖形生成器的功能。所有複合掃描單元的時鐘輸入端CLK、第一地址選擇端SE1、第二地址選擇端SE2分別並聯引出作為控制線；第一個複合掃描單元第二輸入端SI作為掃描鏈的輸入端，最後一個複合掃描單元的輸出端Q作為掃描鏈的輸出端，其他複合掃描單元第二輸入端SI依次串接在前一個複合掃描單元的D觸發器的正輸出端Q;第一個複合掃描單元第三輸入端LFSR連接LFSR的反饋電路的輸出端，其他複合掃描單元第三輸入端LFSR依次串接在前一個複合掃描單元的D觸發器的正輸出端Q;所有複合掃描單元的第四輸入端J分別連接Johnson計數器電路的輸出；所有複合掃描單元的D觸發器的正輸出端Q引出，並分別連接LFSR的反饋電路輸入端；所有複合掃描單元的D觸發器的輸出端分別引出，與集成電路的組合邏輯連接。測試圖形生成器的測試序列產生的過程如下首先設定SEK，SE2=0，電路作為LFSR工作，CLK埠加慢速時鐘，一個慢速時鐘周期後；再設定SE1二1，SE2二1，CLK埠加快速時鐘，每個複合掃描單元的輸出端Q值為上一個慢速時鐘周期時自身的輸出端Q值與第四輸入端J(Johnson計數器的輸出)異或的結果；同時所有複合掃描單元的輸出端Q值組成測試序列，作為組合邏輯電路的二次輸入；下一個快速時鐘周期後，設定SEl二O，SE2=0，電路在正常模式下工作，在時鐘的驅動下通過組合邏輯電路的反饋，所有複合掃描單元的輸出端Q被賦予新值，作為測試序列的響應。最後，將所有複合掃描單元的輸出端Q值裝載到輸出響應分析器中進行故障判斷。此外，設定SE1二0，SE2二1，電路工作在常規的掃描模式下。參照圖3，為典型的Huffman模型的電路結構，該集成電路由組合邏輯電路和時序電路構成。圖中xl-xn是組合邏輯電路的一次輸入，即組合邏輯電路的外部輸入端；Zl-Zm是組合邏輯電路的一次輸出，即組合邏輯電路的外部輸出端；yl-yr是組合邏輯電路的二次輸入，也就是D觸發器的輸出；Yl-Yr是組合邏輯電路的二次輸出，也就是D觸發器的輸入。對於組合邏輯電路的一次輸入，可以直接從外部TPG施加測試序列，但組合邏輯電路的二次輸入卻不能從外部直接控制，同時組合邏輯電路的二次輸出也不能從外部直接觀察到。為了改善時序電路的可控性和可觀性，掃描路徑技術被提出，具體結構如圖4所示。參照圖4，每個D觸發器的前面都接入一個2輸入多路選擇器，其中一個輸入接到前一個D觸發器的輸出，另一個輸入接到原始的組合邏輯電路。當使能控制SE二O時，電路工作在正常模式下；當使能控制SE二1時，電路工作在測試模式下。測試模式時，所有D觸發器連成掃描鏈，掃描鏈上D觸發器的邏輯值可以通過掃描鏈輸入端SI串行輸入，也可以由掃描輸出端SO串行輸出，串行掃描方法的具體實施步驟如下SE先置l,掃描鏈上的D觸發器構成移位寄存器，測試序列通過SI串行施加，如果D觸發器的個數為r，則r個時鐘周期後，r位的測試序列就被施加到了相應的D觸發器中，然後SE置0，並在組合邏輯電路的一次輸入端施加測試序列，運行一個時鐘，組合邏輯電路的二次輸出就被鎖存到D觸發器中，再將SE置1，r個時鐘周期後，r位的測試響應就通過串行掃描輸出S0移位出來。基於Huffman模型，一般進行掃描設計時，每一個D觸發器前面都接入一個兩輸入的多路選擇器，多路選擇器的一個輸入接到前一個D觸發器的輸出，另一個輸入接到原始的組合邏輯電路的二次輸出。所有多路選擇器的控制線都接到一起，用SE標記，掃描輸入輸出分別用SI，S0標記。如果把每個D觸發器和它前面的多路選擇器看作一個掃描單元，那麼掃描設計中電路的存儲元件就需要用一個相應的掃描單元來替代，由D觸發器和多路選擇器構成的掃描單元是目前使用較多的一種掃描單元。每一個掃描單元具有附加的掃描輸入和掃描輸出埠，另外具有測試/正常模式使能埠，使能埠設置成測試方式時，同一路徑上的掃描單元構成移位寄存器，稱為掃描鏈，整個掃描鏈可以通過一個埠串行從外部輸入測試激勵，通過另外一個埠向外部輸出測試響應。利用圖2所示的電路結構代替圖4所示的電路結構，構成具有掃描鏈功能和測試圖形生成器功能的新的Huffman模型的電路結構，能夠實現了掃描鏈中寄存器與LFSR中寄存器的選擇復用，並且能夠和Johnson計數器構成測試圖形生成器，自生成掃描測試所需的測試序列，而不再需要額外的測試圖形生成器，減小集成電路面積開銷。發明人選擇ISCAS89基準電路作為被測電路，採用本發明提出的掃描測試結構後，基準電路的測試電路具有面積小、測試時間短的顯著效果。如表l所示，為對ISCAS89基準電路的具體測試結果，其中Tl/T2為被測電路採用本發明掃描測試結構所需的測試時間與採用圖4中掃描測試結構所需的測試時間之比；Sl/S2為測試電路面積與基準電路加入本發明掃描測試結構後的面積之比。ISCAS89基準電路的具體測試結果表1tableseeoriginaldocumentpage8權利要求1、一種集成電路的複合掃描單元，其特徵在於，包括D觸發器、多路選擇器、異或門；D觸發器引出有輸入端、正輸出端Q、時鐘輸入端CLK；多路選擇器具有一個內部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2；異或門具有一個內部輸入端和一個引出的輸入端J；所述多路選擇器的輸出端連接D觸發器的輸入端，D觸發器的正輸出端Q連接異或門的內部輸入端，異或門的輸出端連接多路選擇器的內部輸入端。2、根據權利要求1所述的一種集成電路的複合掃描單元，其特徵在於，所述多路選擇器為四路選擇器。全文摘要本發明涉及集成電路設計領域，公開了一種集成電路的複合掃描單元，適用於掃描鏈和測試圖形生成器的集成設計。它包括D觸發器、多路選擇器、異或門；D觸發器引出有輸入端、正輸出端Q、時鐘輸入端CLK；多路選擇器具有一個內部輸入端，引出有第一輸入端D、第二輸入端SI、第三輸入端LFSR以及第一地址選擇端SE1、第二地址選擇端SE2；異或門具有一個內部輸入端和一個引出的輸入端J；所述多路選擇器的輸出端連接D觸發器的輸入端，D觸發器的正輸出端Q連接異或門的內部輸入端，異或門的輸出端連接多路選擇器的內部輸入端。文檔編號G01R31/3183GK101533069SQ20091002187公開日2009年9月16日申請日期2009年4月3日優先權日2009年4月3日發明者孫海珺,曾永甲,雷紹充申請人:西安交通大學