連續漸進式模擬數字轉換器與模擬數字轉換方法

2023-10-06 12:32:54 2

連續漸進式模擬數字轉換器與模擬數字轉換方法
【專利摘要】本發明公開了一種連續漸進式模擬數字轉換器與模擬數字轉換方法，該連續漸進式模擬數字轉換器需2N-1-1個單位電容，其中該電容可拆解、由大至小排列，並依此順序切換。本發明可以容忍比較器的比較錯誤，並且同時達到容忍穩定誤差的效果。且可降低電容數量的使用，以及降低校正邏輯的複雜度於簡單的加法器與選擇器。
【專利說明】連續漸進式模擬數字轉換器與模擬數字轉換方法
【技術領域】
[0001]本發明涉及電路轉換技術，且特別涉及一種連續漸進式模擬數字轉換器。
【背景技術】
[0002]連續漸進式模擬數字轉換器(SAR ADC)可分為採用二元搜尋(binary-search)的連續漸進式模擬數字轉換器或非二元搜尋的連續漸進式模擬數字轉換器。多數現有的連續漸進式模擬數字轉換器採用二元搜尋式。於搜尋的過程中，必須確保信號穩定於一參考電壓(1/2LSB，即1/2~N+1的參考電壓，其中N為連續漸進式模擬數字轉換器的解析度)。另夕卜，非傳統二元搜尋的方式可再細分為:採用次二進位(sub-radix2)的大小來做搜尋方式以及採用多餘(redundant) 二進位(Radix-2)的大小來做搜尋方式。於此兩類的非傳統二元搜尋的方式，依據次二進位的大小或是增加的多餘的量來得到不同的容忍穩定誤差(settling error)白勺倉泛力。

【發明內容】

[0003]鑑於現有技術的上述問題，本發明的目的在於提出一種新穎的連續漸進式模擬數字轉換器與模擬數字轉換方法。
[0004]本發明提供了一種連續漸進式模擬數字轉換器，包含:
[0005]一電容陣列，包含有依序執行切換操作的M個電容，該M個電容的電容值總和為(2N-1)個單位電容，M>N，以及M與N均為正整數；以及
[0006]一比較器，用以依序比較該電容陣列的輸出與一模擬輸入。
[0007]本發明還提供了一種連續漸進式模擬數字轉換方法，包含:
[0008]控制一電容陣列以使M個電容依序執行切換操作，其中該M個電容的電容值總和為(2N-1)個單位電容，M>N，以及M與N均為正整數；以及
[0009]依序比較該電容陣列的輸出與一模擬輸入。
[0010]本發明的連續漸進式模擬數字轉換器，可以容忍比較器的比較錯誤，並且同時達到容忍穩定誤差的效果。且可降低電容數量的使用，以及降低校正邏輯的複雜度於簡單的加法器與選擇器。
【專利附圖】

【附圖說明】
[0011]圖1為一個5位的單端輸入的連續漸進式模擬數字轉換器。
[0012]圖2為連續漸進式模擬數字轉換器的第二實施例。
[0013]圖3為校正電路的邏輯方法的示意圖。
[0014]圖4為校正邏輯電路的一實施例。
[0015]圖5為連續漸進式模擬數字轉換器的第三實施例。
[0016]圖6為估計的容忍穩定誤差能力的對照表。
[0017]圖7為第三實施例的校正電路的邏輯方法的示意圖。[0018]圖8為第三實施例的校正電路。
[0019]其中，附圖標記說明如下:
[0020]Cl ?C12、Cs:電容
[0021]FA:全加法器
【具體實施方式】
[0022]圖1為連續漸進式模擬數字轉換器的第一實施例，其為一個5位的單端輸入的連續漸進式模擬數字轉換器(N=5)。右端為比較器，vcm為輸入的共模準位，Vip和Vin為正參考電壓/負參考電壓。
[0023]在此實施例中，可以將傳統電容陣列[Cl，C2，C4，C4] = [8，4，2，I]的二進位電容中，選任意數量的電容做二進位拆解的動作。
[0024]假設只拆解第一個電容第一個電容Cl=S拆開成任意數量的二的冪次(2N)的合，以拆開成兩個子電容的方式，會有四種可能的狀況:
[0025]1.將8拆開成7+1重新排列後的電容為[7,4,2,1,1]；
[0026]2.將8拆開成6+2重新排列後的電容為[6,4,2,2,1]；
[0027]3.將8拆開成5+3重新排列後的電容為[5，4，3，2，I]；
[0028]4.將8拆開成4+4重新排列後的電容為[4，4，4，2，I]；
[0029]所有電容依照大小順序做切換，因此需加入額外I次多餘的比較周期,總共五次切換。依照連續漸進式模擬數字轉換器做負反饋的操作，比較器會比較六次，得到六位的code= [BI, B2, B3, B4, B5, B6]。而其數字校正誤差方式可以十進位表示或以二進位表示:
[0030](I)若以十進位表示，每個位的權重為電容大小的兩倍，除了最後一個位為I以外:
[0031]Dcode=14*Bl+8*B2+4*B3+2*B4+2*B5+B6 ；
[0032]Dcode=12*Bl+8*B2+4*B3+4*B4+2*B5+B6 ；
[0033]Dcode=10*Bl+8*B2+6*B3+4*B4+2*B5+B6 ；
[0034]Dcode=8*Bl+8*B2+8*B3+4*B4+2*B5+B60
[0035](2)若以二進位表示:
[0036]Dcode=OlI10*B1+01000*B2+00100*B3+00010*B4+00010*B5+B6 ；
[0037]2.?4.以此類推。
[0038]由前述可知，簡單的加法器與選擇器即可完成校正邏輯。
[0039]假設以拆開成三個子電容的方式，則會有五種可能的狀況:
[0040]1.將8拆開成6+1+1重新排列後的電容為[6，4，2，1，1，1]；
[0041]2.將8拆開成5+2+1重新排列後的電容為[5，4，2，2，1，I]；
[0042]3.將8拆開成4+2+2重新排列後的電容為[4,4,2,2,2,1]；
[0043]4.將8拆開成4+3+1重新排列後的電容為[4，4，3，2，1，I]；
[0044]5.將8拆開成3+3+2重新排列後的電容為[4，3，3，2，2，I]。
[0045]所有電容依照大小順序做切換，因此需加入額外2次多餘的比較周期，總共六次切換。校正的方式如先前所述方式。
[0046]圖2為連續漸進式模擬數字轉換器的第二實施例，其為一個10位的單端輸入的連續漸進式模擬數字轉換器(N=10)，為採用較保守的二元搜尋行為來容忍比較器的決策錯誤。
[0047]第二實施例中的二進位組成的電容陣列如下:
[0048]原始的電容為[Cl,C2, C3, C4, C5, C6, C7, C8, C9] = [256C, 128C, 64C, 32C, 16C，8C，4C，2C，1C]。
[0049]而依據每個位想要容忍誤差的能力，將電容設計為:
[0050]1.將 Cl 拆解為 240C+16C ；
[0051]2.將 C5 拆解為 15C+1C。[0052]將之依大小重新排列，因此，應用本技術的連續漸進式模擬數字轉換器的電容陣列為[Cl, C2, C3, C4, C5, C6, C7, C8, C9, CIO, C11] = [240C, 128C, 64C, 32C, 16C, 15C，8C，4C，2C，1C，1C]，依序比較之後會得到 12 位的輸出 code= [BI，B2，B3, B4, B5, B6, B7, B8, B9, B10,Β11，Β12]，其校正的邏輯方式為:
[0053]最後可得十位的輸出碼dl至dlO:
[0054]0111100000*B1
[0055]0100000000*B2
[0056]0010000000*B3
[0057]0001000000*B4
[0058]0000100000*B5
[0059]0000011110*B6
[0060]0000010000*B7
[0061]0000001000*B8
[0062]0000000100*B9
[0063]0000000010*B10
[0064]0000000010*B11
[0065]+0000000001*B12
[0066]---------------------------------------------------------
[0067]
[0068]其校正邏輯可以依數字的特性做等校的邏輯化簡，如000010000*Bi不必做乘法運算，Bi及放置於加法器對應的位做相加即可，且由於Bi為O或是1，故乘法只需要做「AND」的運算，或是用選擇器做選擇亦可，電路方式不受限於單一實現方式。
[0069]圖3為校正電路的邏輯方法的示意圖。依照電容拆解與切換的順序，此連續漸進式模擬數字轉換器可以容忍的誤差如下:
[0070]於第一次比較可以有6.66%的穩定誤差；
[0071]於第其餘次比較，則看的前是否有發生穩定誤差的形況，或是比較器比較錯誤的情況，而有不同的容忍能力。最少也能容忍一個最低有效位(LSB)的穩定誤差能力。
[0072]圖4為校正邏輯電路的一實施例。其中FA為全加法器(Full adder)，BI~B12為原始輸出位，Dl~DlO為校正後的10位輸出。
[0073]圖5為連續漸進式模擬數字轉換器的第三實施例，其為一個10位的單端輸入連續漸進式模擬數字轉換器。在第三實施例中，192C、56C、7C、1C須為不重複的二進位數字的和，除了最後的1C，則二進位的最高有效位(MSB)電容256C拆解成192 (=128C+64C)與 56C(=32C+16C+8C)、7C(=4C+2C+1C)、與 IC 的和，即[Cl, C2, C3, C4, C5, C6, C7, C8,C9] = [256C，128C，64C，32C，16C，8C，4C，2C，1C]中的 Cl 拆解成[192C, 56C, 7C, C]，此四個被拆解的子電容可以二進位序列組成，即以[128C，64C，32C，16C，8C，4C，2C, 1C]的大小加以排序，此四個被拆解的子電容可以用以下的二進位序列組成，則得到最後的電容陣列為[Cl, C2, C3, C4, C5, C6, C7, C8, C9, CIO, Cll, C12] = [192C, 128C, 64C, 56C, 32C, 16C，8C，7C，4C，2C，1C,1C]。
[0074]圖6為估計的容忍穩定誤差能力的對照表。以第三實施例而言，可獲得每周期至少14.3%的容忍穩定誤差能力，但實作上可容忍的數值則視實際轉換的過程來決定。
[0075]圖7為第三實施例的校正電路的邏輯方法的示意圖。校正的方式為:將每個位對應要切換的電容權重，相乘以後再相加。每個位的權重值皆為二進位的組成，且重複不超過兩個(除了倒數第二位(LSB+1)以外)。
[0076]圖8為第三實施例的校正電路。由於同一二進位權重至多重複不超過兩個，因此只需要加法器即可完成。
[0077]以上所述僅為本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
【權利要求】
1.一種連續漸進式模擬數字轉換器，包含: 一電容陣列，包含有依序執行切換操作的M個電容，該M個電容的電容值總和為(2N-1)個單位電容，M>N，以及M與N均為正整數；以及 一比較器，用以依序比較該電容陣列的輸出與一模擬輸入。
2.如權利要求1所述的連續漸進式模擬數字轉換器，其中該M個電容中具有多個特定電容的電容值總和為2K個單位電容，K為一正整數，且K〈N。
3.如權利要求2所述的連續漸進式模擬數字轉換器，其中該多個電容於該電容陣列由大到小排列，並依此順序執行切換操作。
4.如權利要求2所述的連續漸進式模擬數字轉換器，其中該比較器會針對該模擬輸入來依序產生(M+1)個比較輸出，以及該連續逐漸逼近式模擬數字轉換器還包含: 一校正邏輯電路，耦接於該比較器，用以對該(M+1)個比較輸出進行加權相加，來產生對應該模擬輸入的一 N位數字輸出。
5.如權利要求4所述的連續漸進式模擬數字轉換器，其中該M個電容依序執行切換操作，該校正邏輯電路將該(M+1)個比較輸出中前面M個比較輸出的電容權重分別設定為該M個電容的單位電容個數的兩倍，以及將該(M+1)個比較輸出中最後一個比較輸出的電容權重設定為I。
6.一種連續漸進式模擬數字轉換方法，包含: 控制一電容陣列以使M個電容依序執行切換操作，其中該M個電容的電容值總和為(2N-1)個單位電容，M>N，以及M與N均為正整數；以及 依序比較該電容陣列的輸出與一模擬輸入。
7.如權利要求6所述的連續漸進式模擬數字轉換方法，其中該M個電容中具有多個特定電容的電容值總和為2K個單位電容，K為一正整數，且K〈N。
8.如權利要求7所述的連續漸進式模擬數字轉換方法，其中該多個電容於該電容陣列由大到小排列，並依此順序執行切換操作。
9.如權利要求7所述的連續漸進式模擬數字轉換方法，其中依序比較該電容陣列的輸出與該模擬輸入的步驟包含:針對該模擬輸入來依序產生(M+1)個比較輸出，以及該連續逐漸逼近式模擬數字轉換方法還包含: 對該(M+1)個比較輸出進行加權相加，來產生對應該模擬輸入的一 N位數字輸出。
10.如權利要求9所述的連續漸進式模擬數字轉換方法，其中該M個電容依序執行切換操作，以及對該(M+1)個比較輸出進行加權相加的步驟包含: 將該(M+1)個比較輸出中前面M個比較輸出的電容權重分別設定為該M個電容的單位電容個數的兩倍；以及 將該(M+1)個比較輸出中最後一個比較輸出的電容權重設定為I。
【文檔編號】H03M1/10GK103580692SQ201310159472
【公開日】2014年2月12日 申請日期:2013年5月2日 優先權日:2012年8月6日
【發明者】蔡任桓, 黃柏鈞 申請人:瑞昱半導體股份有限公司