非揮發性內存單元的製造方法與流程

2023-10-11 02:09:39

技術領域

本發明關於一種集成電路組件的結構及其製造方法，特別是關於一種非揮發性內存單元的結構及其製造方法。

背景技術：

非揮發性內存（non-volatile memory）具有體積小、重量輕、省電、且數據不隨供應電源斷電而消失的優點，因此非常適合手持式電子裝置的應用。目前隨著手持式電子裝置的普及，非揮發性內存確已被大量地採用，舉凡作為多媒體的儲存媒介，或是維持電子系統的正常操作皆有其應用。非揮發性內存目前正處於一個需求量逐年增大，成本與售價卻逐年降低的正循環，已為半導體產業中相當重要的產品之一。

請參考美國專利號US4,698,787，其揭露的非揮發性內存單元為一傳統的堆棧閘式（stack-gate）非揮發性內存結構，具有一懸浮閘極區（floating gate）。在所述內存進行寫入「1」的操作時，是利用熱電子注入（hot-electron injection）的機制，將足夠數量的電子陷捕於所述懸浮閘極區內，而使所述內存單位的狀態為「1」；而在所述內存進行寫入「0」或是抹除的操作時，利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的機制，將電子排出所述懸浮閘極區之外，而使所述內存單位的狀態為「0」。由於所述內存單元的狀態，決定於是否有足夠多的電子陷捕於所述懸浮閘極區內，因此即使移除供應電源，所述內存單元的狀態仍得以維持，故稱為非揮發性內存。然而此一堆棧閘式的非揮發性內存單元有以下缺點：第一、有過度抺除效應。當內存單元進行抺除的操作時，可能導致過多的電子排出懸浮閘極區之外，而造成所述內存單元的等效電晶體組件，其臨界電壓為負電壓，亦即使得所述內存單元常態為導通的狀態而造成不必要的漏電流。第二、進行抺除的操作時，需要較大的操作電流；在內存進行抺除操作時，源極電壓遠高於懸浮閘極區的電壓，因此會造成閘極引發漏極漏電流（gate-induced drain leakage, GIDL）效應，而產生從源極到基板的漏電流，因此操作上需要一個供電流能力較強的外接供應電源，而使得整體電路的集成化不容易；另外，為了減輕所述漏電流的程度，所述源極乃以濃淡漸次摻雜（lightly-doped drain）的結構實現；然而當製程能力愈先進，而幾何尺寸愈小時，濃淡漸次摻雜的結構卻也容易造成信道的碰穿效應（punch-through effect）。因此在小於0.2微米的製程下製造堆棧閘式非揮發性內存時，便捨棄濃淡漸次摻雜的結構，而以深N型槽（deep N-well）的方式來隔離所述源極以及基板而避免漏電流。然而為了節省面積，在一個由堆棧閘式非揮發性內存所形成的內存矩陣中，會有多個內存單元共享深N型槽；而所述共享深N型槽的多個內存單元便由於結構的限制，而必須同時進行抹除的操作，因而犧牲了電路操作上的彈性。最後，在進行寫入「1」的操作時，由於通道的電場強度較大，因此電子發生穿隧的機率較低，因而在操作上需要一較大的電流以增加操作速度。

請參考美國專利號US5,338,952，此現有技術為一分離閘式（split-gate）非揮發性內存的結構。與前述的現有技術相比，其具有額外的一選擇閘極區。由於所述非揮發性內存單元的等效電晶體組件，其信道區的導通需要懸浮閘極區以及選擇閘極區同時存在大於臨界電壓（threshold）的正電壓，因此可藉由對選擇閘極區電壓的控制，而避免常態漏電流的缺陷。但由於懸浮閘極區以及選擇閘極區並未重迭，因此代價是具有較大的晶片面積。除此的外，其寫入與抺除操作的原理與堆棧閘式非揮發性內存一致。

請參考美國專利號US7,407,857，此現有技術亦為一分離閘式非揮發性內存的結構，其中懸浮閘極區的底部存在一階梯狀結構。所述發明與前述的現有技術相比有兩個優點：第一、與前述的分離閘式非揮發性內存的現有技術相比，此階梯狀結構可降低懸浮閘極區與源極區之間的電容耦合程度，因此控制閘極區上所施加的電壓可以有較高比例耦合至懸浮閘極區，而使得內存單元在進行寫入或抺除操作時，能以較低的供應電壓為的；第二、與前二個現有技術相比較，此改良的分離閘式非揮發性內存結構雖然不能完全避免在進行抺除操作時，所造成的閘極引發漏極漏電流效應，但其階梯狀結構能降低源極與懸浮閘極區之間的電場強度，從而減輕所述源極到基板漏電流的程度，因此可避免使用濃淡漸次摻雜或是以深N型槽的製程，而使面積能進一步縮小，降低成本。然而此非揮發性內存單元的等效電晶體組件，其導通時導通電流大小將決定於所述階梯狀結構所形成的較厚的閘極介電層，造成所述導通電流大小的變異較大，進而影響內存的良率。且所述階梯狀結構浮動閘極較厚的穿隧介電層, 易導致漏極與源極間的短通路現象, 進而大幅限制所述結構的進一步微縮的可能。

技術實現要素：

有鑑於此，本發明的主要目的在於提供一種非揮發性內存單元、非揮發性內存單元的製造方法及非揮發性內存矩陣，能夠減輕閘極引發漏極漏電流效應所造成的漏電流，並對導通時的導通電流大小有良好的控制，更能進一步配合先進位程縮小內存單元的單位面積。

為達到上述目的，本發明的技術方案是這樣實現的：

一種非揮發性內存單元，包含基板、第一介電層、穿隧介電層、選擇閘極區、懸浮閘極區、第二介電層、以及控制閘極區。所述基板為一半導體基板，通常為p型矽基板。所述基板具有一上表面，所述上表面上形成一溝渠結構，所述溝渠結構具有一空間，及定義所述空間的一側牆及一底部。所述基板中以摻雜方式形成一源極區及一漏極區。源極區及漏極區通常為n型摻雜區，且所述源極區位於所述溝渠結構之下。所述第一介電層形成於所述基板的所述上表面之上，且位於所述漏極區與所述溝渠結構的所述側牆之間。所述穿隧介電層形成於所述溝渠結構的所述側牆與所述底部之上。所述選擇閘極區形成於所述第一介電層之上。所述懸浮閘極區形成於所述穿隧介電層的表面上，且所述懸浮閘極區的一部份位於所述溝渠結構的所述空間中。所述第二介電層形成於所述懸浮閘極區的表面上。所述控制閘極區形成於所述懸浮閘極區的表面上，且所述控制閘極區與所述懸浮閘極區以所述第二介電層相絕緣。

一種非揮發性內存單元的製造方法，此方法的步驟首先為提供一基板。所述基板為一半導體基板，通常為p型矽基板，且所述基板具有上表面。接下來依次為形成第一介電層於所述基板的所述上表面之上。形成選擇閘極區於所述第一介電層之上。於所述基板的所述上表面上相鄰於所述選擇閘極區，形成一溝渠結構，所述溝渠結構具有一空間，及定義所述空間的一側牆及一底部。於所述溝渠結構下方的所述基板中，以摻雜方式形成一源極區，所述源極區通常為n型摻雜區。於所述溝渠結構的所述側牆與所述底部之上，形成一穿隧介電層。於所述穿隧介電層之上，形成一懸浮閘極區。於位於所述選擇閘極區一側的源極區中，再形成一不同濃度且範圍小於前述摻雜區的摻雜區，通常為n型摻雜區；並於位於所述選擇閘極區的另一側的所述基板中，以摻雜方式形成一漏極區，漏極區通常為n型摻雜區。於所述懸浮閘極區及所述選擇閘極區之上，形成一第二介電層。於所述第二介電層之上，形成一控制閘極區，且所述控制閘極區的一部份位於所述溝渠結構的所述空間中。

另一種非揮發性內存單元的製造方法，此方法的步驟首先為準備一基板。所述基板為一半導體基板，通常為p型矽基板，且所述基板具有上表面。接下來依次為形成第一介電層於所述基板的所述上表面之上。形成選擇閘極區於所述第一介電層之上。於所述基板的所述上表面上相鄰於所述選擇閘極區，形成一溝渠結構，所述溝渠結構具有一空間，及定義所述空間的一側牆及一底部。於所述溝渠結構的所述側牆與所述底部之上，形成一穿隧介電層。於所述穿隧介電層之上，形成一懸浮閘極區。於位於所述選擇閘極區一側的所述溝渠結構下方的所述基板中，利用摻雜兩種不同擴散係數的離子，形成一摻雜區，通常為n型摻雜區；並於位於所述選擇閘極區的另一側的所述基板中，以摻雜方式形成一漏極區，漏極區通常為n型摻雜區。於所述懸浮閘極區及所述選擇閘極區之上，形成一第二介電層；同時利用此第二介電層形成步驟的高溫，使上述兩種不同擴散係數的離子發生擴散，形成一包含兩種不同摻雜濃度區域的一源極區。於所述第二介電層之上，形成一控制閘極區，且所述控制閘極區的一部份位於所述溝渠結構的所述空間中。

一種非揮發性內存矩陣。所述非揮發性內存矩陣形成於一基板之上，所述基板為一半導體基板，通常為p型矽基板。所述非揮發性內存矩陣包含多個如前所述的具有溝渠結構的非揮發性內存單元。所述基板具有一上表面，所述多個非揮發性內存單元位於所述基板的所述上表面，並延著兩個互相垂直的第一方向以及第二方向，形成棋盤狀的整齊排列。其中延著第一方向排列的同一列的非揮發性內存單元，其選擇閘極區在電性上互相連接。延著第二方向排列的同一欄的非揮發性內存單元，其源極區兩兩共享，且位於同一列的共享的源極區延著第一方向在電性上互相連接。延著第二方向排列的同一欄的非揮發性內存單元，其控制閘極區兩兩共享，且位於同一列的共享的控制閘極區延著第一方向在電性上互相連接。延著第二方向排列的同一欄的非揮發性內存單元，其汲級區在電性上互相連接。

本發明所提供的非揮發性內存單元、非揮發性內存單元的製造方法及非揮發性內存矩陣，具有以下優點：

本發明的功效在於，由於非揮發性內存單元的懸浮閘極區位於所述溝渠結構之中，且源極區的形成，能充分利用所述溝渠結構的寬度，並形成一漸次摻雜的源極的結構，使得當所述非揮發性內存進行抺除操作時，源極區與p型矽基板之間的垂直電場強度能夠被有效地降低，進而減小了閘極引發漏極漏電流效應所造成的源極區到p型矽基板的漏電流，也進而減低了供應電源的供電流能力需求，使整體電路的積體化較易實現。另外，當所述非揮發性內存單元的等效電晶體組件導通時，溝渠結構的側牆定義了由懸浮閘極區所控制的電晶體通道部份，由於其在結構上等效地被拉長，因此懸浮閘極區可以對導通電流作有效均勻地控制，減少其變異量，而改善了所述非揮發性內存單元的良率。此外，上述的改善也使得所述非揮發性內存單元的面積得以配合先進位程而進一步地被縮小，也進一步地改善了成本和良率。

附圖說明

圖1為本發明的非揮發性內存單元的剖面示意圖。

圖2a為本發明的非揮發性內存單元的一製造方法的形成選擇閘級區以及第一絕緣層的示意圖。

圖2b為基於圖2a的結構形成溝渠結構的示意圖。

圖2c為基於圖2b的結構形成穿隧介電層以及n型摻雜區的示意圖。

圖2d為基於圖2c的結構形成多晶矽層的示意圖。

圖2e為基於圖2d的結構形成反應性離子蝕刻後的多晶矽層的示意圖。

圖2f為基於圖2e的結構形成懸浮閘極區、漏極區以及源極區的示意圖。

圖2g為基於圖2f的結構形成第二介電層的示意圖。

圖2h為基於圖2g的結構形成控制閘極區的示意圖。

圖3a為本發明的非揮發性內存單元的另一製造方法的形成選擇閘級區以及第一絕緣層的示意圖。

圖3b為基於圖3a的結構形成溝渠結構的示意圖。

圖3c為基於圖3b的結構形成穿隧介電層的示意圖。

圖3d為基於圖3c的結構形成多晶矽層的示意圖。

圖3e為基於圖3d的結構形成反應性離子蝕刻後的多晶矽層的示意圖。

圖3f為基於圖3e的結構形成懸浮閘極區以及漏極區的示意圖。

圖3g為基於圖3f的結構形成第二介電層以及源極區的示意圖。

圖3h為基於圖3g的結構形成控制閘極區的示意圖。

圖4為具有由本發明的多個非揮發性內存單元所構成的非揮發性內存矩陣的p型矽基板，其上表面的頂視圖。

圖5為延著圖4中所示切線的多個非揮發性內存單元的剖面示意圖。

【主要組件符號說明】

1 p型矽基板 1a 上表面

3 選擇閘級區 4 第一絕緣層

5 溝渠結構 5a 側牆

5b 底部 6 犧牲氧化層

7 多晶矽層 8 懸浮閘級區

9 漏極區 10 源級區

11 第二介電層 12 控制閘級區

13 第一介電層 14 穿隧介電層

17 二氧化矽側牆絕緣層 d 溝渠結構的深度

411~414 選擇閘級區連接線 421、422 源級區連接線

431、432 控制閘級區連接線 441~446 汲級區連接線

510、520、530、540 非揮發性內存單元

513 穿孔 514 金屬層。

具體實施方式

下面結合附圖及本發明的實施例對本發明的非揮發性內存單元、非揮發性內存單元的製造方法及非揮發性內存矩陣作進一步詳細的說明。

以下說明內容的技術用語是參照本技術領域的習慣用語，如本說明書對部分用語有加以說明或定義，所述部分用語的解釋是以本說明書的說明或定義為準。另外，本說明書所提及的介系詞用語「上」、「下」、「於」等，在實施為可能的前提下，涵義可包含直接或間接地在某物或某參考對象的「上」、「下」，以及直接或間接地「於」某物或某參考對象，所謂「間接」是指其間尚有中間物或物理空間的存在；當提及「鄰近」、「之間」等用語時，在實施為可能的前提下，涵義可包含兩物或兩參考對象間存在其它中間物或空間，以及不存在其它中間物或空間。再者，以下內容是關於半導體製程，對於半導體製程領域所習見的氧化層生成、微影、蝕刻、清洗、擴散、離子布植、化學暨物理氣相沉積等技術，

若不涉及本發明的技術特徵，將不予贅述。此外，圖標的所示組件的形狀、尺寸、比例等僅為示意，說明書中敘述的參數與製程能力有關，是供本技術領域具有通常知識者了解本發明的用，而非對本發明的實施範圍加以限制。另外，說明書中敘述的製造方法針對單一非揮發性內存組件的製造而描述者，事實上本技術領域具有通常知識者皆可利用現有技術，而據以實施具產業利用性的由多個非揮發性內存單元所構成的非揮發性內存矩陣。

圖1為本發明的非揮發性內存單元。

請參考圖1，圖中包含了左右相對稱的兩組非揮發性內存單元，以下針對圖中位於左半部的非揮發性內存單元作說明。所述非揮發性內存單元包含一基板，所述基板通常為一p型矽基板 1。所述p型矽基板 1具有一上表面1a，所述上表面上形成一溝渠結構5（圖1中未標示）。所述溝渠結構5具有一空間，及定義所述空間的一側牆5a及一底部5b。所述底部5b距離所述p型矽基板1的所述上表面1a介於500埃至2000埃之間，較佳為1000埃（埃，即Ångström，亦即Å，表長度單位，為10的負10次方公尺)。所述p型矽基板1中設置一n型摻雜層形成一漏極區9，以及另一n型摻雜層形成一源極區10，所述源極區10位於所述溝渠結構5之下，且為漸次摻雜的源極的結構。其中n型摻雜區10a即為濃度較濃的摻雜區；所述漏極區9與所述源極區10並不相鄰。

如圖1所示，所述非揮發性內存單元亦包含一第一介電層13、一穿隧介電層14、一選擇閘極區3、一第一絕緣層4、一懸浮閘極區8以及一控制閘極區12。

所述第一介電層13是一二氧化矽閘極氧化層，形成於所述p型矽基板1的所述上表面1a之上。第一介電層13厚度介於10埃至100埃之間，較佳為40埃，且第一介電層13位於所述漏極區9與所述溝渠結構5的所述側牆5a之間。

所述穿隧介電層14是一二氧化矽穿隧絕緣層，形成於所述溝渠結構5的所述側牆5a與所述底部5b之上，且穿隧介電層14的厚度介於60埃至120埃之間，較佳為100埃。

所述選擇閘極區3形成於所述第一介電層13之上。所述第一絕緣層4形成於選擇閘極區3之上。所述懸浮閘極區8形成於所述穿隧介電層14之上，且所述懸浮閘極區8的一部份位於所述溝渠結構5的所述空間中。懸浮閘極區8厚度介於200埃至2000埃之間，較佳為1000埃，且一二氧化矽側牆絕緣層17相隔而形成於所述選擇閘極區3以及所述第一絕緣層4的側面上；前述的二氧化矽側牆絕緣層17厚度介於100埃至300埃之間，較佳為200埃。所述第二介電層11是一二氧化矽氧化層，形成於所述懸浮閘極區8及所述第一絕緣層4之上；第二介電層11的厚度介於100埃至200埃之間，較佳為150埃。

所述控制閘極區12的厚度為1000埃，至少局部的控制閘極區12形成於所述懸浮閘極區8之上，且所述控制閘極區12與所述懸浮閘極區8以所述第二介電層11相絕緣。

如圖1所示，所述懸浮閘極區8在電性上為絕緣狀態，與外界並無電性上相連接的關係；然而通過控制所述控制閘極區12的電壓，可利用電容耦合方式間接控制所述懸浮閘極區8的電壓。

由於非揮發性內存單元的懸浮閘極區8位於所述溝渠結構5的中，且源極區10的形成，能充分利用所述溝渠結構5的寬度，而形成一濃淡漸次摻雜的結構，使得當所述非揮發性內存進行抺除操作時，源極區10與p型矽基板1之間的電場強度能夠被有效地降低，進而減小了閘極引發漏極漏電流效應所造成的源極區10到p型矽基板1的漏電流，也進而減小了供應電源的供電流能力需求，使整體電路的積體化較易實現。另外，當所述非揮發性內存單元的等效電晶體組件導通時，溝渠結構5的側牆5a定義了由懸浮閘極區所控制的電晶體信道部份，由於在結構上等效地被拉長，因此懸浮閘極區8可以對導通電流作有效均勻地控制，減少其變異量，也因此改善了所述非揮發性內存單元的良率。此外，上述的改善也使得所述非揮發性內存單元的面積得以配合先進位程而進一步地被縮小，也進一步地改善了成本和良率。

所述非揮發性內存單元的一製造方法將敘述如下。

請參考圖2a至圖2h，其是本發明所揭露的非揮發性內存單元的製造方法實施例示意圖，其可應用於非揮發性內存單元的製造上。此實施例包含下列步驟。

如圖2a所示，準備一基板，例如一p型矽基板1。所述p型矽基板具有一上表面1a。

如圖2a所示，利用熱氧化法或其他氧化法，在所述p型矽基板之上表面1a形成一第一介電層13。第一介電層13可為二氧化矽閘極氧化層，其厚度介於10埃至100埃之間，較佳為40埃。

如圖2a所示，形成一選擇閘極區3以及一第一絕緣層4於第一介電層13上。詳細步驟說明如下，在所述第一介電層13的整個表面上，依次形成一厚度為1000埃的多晶矽層，以及一厚度為1000埃的絕緣層。所述絕緣層材質可以為氮化矽（SiN）或是矽酸乙脂（Tetraethyl orthosilicate, TEOS）。然後以一蝕刻阻擋圖樣層形成於所述絕緣層之上，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻一部份的所述多晶矽層以及所述絕緣層，以形成選擇閘極區3以及第一絕緣層4。

如圖2a所示，移除所述蝕刻阻擋圖樣層，並利用高溫氧化沉積法（high-temperature oxide (HTO) deposition process），形成一二氧化矽絕緣層於已具有所述選擇閘極區3以及所述第一絕緣層4的所述p型矽基板1的整個表面之上。所述二氧化矽絕緣層亦可能與另一氮化矽間隔區（spacer）（100~200埃）形成複合層覆蓋於所述選擇閘極區3以及所述第一絕緣層4的側壁表面之上。二氧化矽絕緣層覆蓋範圍包含外露部份的所述二氧化矽閘極氧化層、所述選擇閘極區3及所述第一絕緣層4的側面、以及所述第一絕緣層4的上方。二氧化矽絕緣層厚度介於100埃至300埃之間，較佳為200埃。所述二氧化矽絕緣層在所述選擇閘極區3及所述第一絕緣層4的側面部份形成一二氧化矽或上述複合側牆絕緣層17；至此，所述非揮發性內存單元的剖面圖如圖2a所示。

如圖2b所示，以另一蝕刻阻擋圖樣層形成於圖2a所示的所述二氧化矽絕緣層的表面之上。在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻一部份的所述p型矽基板1，並在相鄰於所述選擇閘極區3的一側形成一溝渠結構5。溝渠結構5具有一空間，以及定義所述空間的一側牆5a以及一底部5b。所述底部5b距離所述p型矽基板1的所述上表面1a，亦即所述溝渠結構5的深度d介於500埃至2000埃之間，較佳為1000埃。

如圖2b所示，移除蝕刻阻擋圖樣層；接著，為了去除所述溝渠結構5 的所述側牆5a以及所述底部5b的表面因蝕刻步驟所造成的結構缺陷，遂利用快速熱氧化法（rapid thermal oxidation，RTO），在所述溝渠結構5 的所述側牆5a以及所述底部5b的表面，形成一犧牲氧化層6（sacrificial oxide），厚度約為100至200埃；至此，所述非揮發性內存的剖面圖如圖2b所示。

如圖2c所示，利用氧化層溼式蝕刻法（oxide wet etch），移除所述犧牲氧化層6；接著利用布值法（implantation），將磷（phosphor）或砷（Arsenic）原子摻雜（doping）進所述溝渠結構5 的所述底部5b的下方的p型矽基板區域，濃度為每平方公分10的13次方至每平方公分10的15次方，形成一n型漸次摻雜區，並施以快速熱處理(Rapid Thermal Anneal)鈍化後續加速氧化效應(enhanced oxidation), 並作為一源極區10。

如圖2c所示，利用乾式熱氧化法（dry thermal oxidation），在所述側牆5a以及所述底部5b之上形成一穿隧介電層14，穿隧介電層14厚度介於60埃至120埃之間，較佳為100埃。

如圖2c所示，於各種形成穿隧介電層14的方法中，利用乾式熱氧化法所形成的所述穿隧介電層14將具有較均勻的結構。由於當非揮發性內存單元進行寫入「0」的操作時，熱電子流的穿隧動作乃發生於所述穿隧介電層14之中，因此此一均勻結構將提高穿隧動作的效率及其均勻度，而有助於提升非揮發性內存單元的良率。

另外，當非揮發性內存單元進行寫入「0」的操作時，其穿隧動作主要乃發生於所述穿隧介電層14位於所述溝渠結構5 的所述側牆5a部份。而當非揮發性內存單元進行抹除的操作「1」時，其穿隧動作主要乃發生於所述穿隧介電層14位於所述溝渠結構5 的所述底部5a部份，因此位於所述側牆5a的所述穿隧介電層14部份與位於所述底部5b的所述穿隧介電層14部份，其厚度不必一致，惟從簡化製程步驟的角度來考慮，其厚度通常相同；至此，所述非揮發性內存的剖面圖如圖2c所示。

如圖2d所示，在圖2c所示的所述二氧化矽絕緣層表面之上，形成一多晶矽層7，且厚度介於200埃至2000埃之間，較佳為1000埃（可能範圍），即如圖2d所示。

如圖2e所示，對所述多晶矽層7進行反應性離子蝕刻（reactive ion etching，RIE），所述蝕刻法具有很好的方向性，最後的所述多晶矽層7隻留下位於所述溝渠結構5的所述側牆5a以及所述底部5b，向上方延伸於所述選擇閘極區3以及所述第一絕緣層4側面的部份，以及所述選擇閘極區3以及所述第一絕緣層4另一側面的部份；至此，所述非揮發性內存的剖面圖如圖2e所示。

如圖2f所示，在圖2e所示的表面上形成一蝕刻阻擋圖樣層，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻所述多晶矽層7殘留於遠離所述溝渠結構5而位於所述選擇閘極區3以及所述第一絕緣層4的所述另一側面的部份；最後剩下的所述多晶矽層7即形成一懸浮閘極區8，位於所述穿隧介電層14之上。

有別於先前技術的是，最後形成的非揮發性內存單元的等效電晶體組件其信道區長度參數，與所述懸浮閘極區8的厚度，亦即所述多晶矽層7的厚度無關。因此所述多晶矽層7的形成，其厚度允許較大的誤差值，因而在製程上不需針對此步驟所形成的尺寸作較精密的控制。

如圖2f所示，在位於選擇閘極區一側的源極區中，形成一不同濃度且範圍較小的摻雜區(另外，雖圖2f未顯示, 此摻雜區更可視需要以另一氧化矽或氮化矽間隔區加以縮小範圍並優化整體漸次摻雜濃度曲線)；並於位於所述選擇閘極區的另一側的所述基板中，形成另一摻雜區以作為一漏極區。例如，利用離子布植法（ion implantation），將砷原子摻雜進所述p型矽基板10a的兩個區域。其中第一個區域位於所述溝渠結構5 的所述底部5b的下方，且未被所述懸浮閘極區8阻擋之處；第二個區域位於所述選擇閘極區3以及所述第一絕緣層4的所述另一側面，所述第二個區域是為一漏極區9。所述兩個區域的濃度為每平方公分10的15次方，形成一較濃的n型摻雜區；值得注意的是此時源極區形成了漸次摻雜漏極或類似雙擴散漏極（double-diffused drain, DDD）的結構，是為一較高濃度的摻雜區被較低濃度摻雜區所包圍的結構，可以有效降低n型摻雜區與p型矽基板在操作時因反偏所形成的高電場強度，以及其可能衍生的負面效應，例如漏電流；然後移除所述蝕刻阻擋圖樣層；至此，所述非揮發性內存的剖面圖如圖2f所示。

如圖2g所示，在圖2f所示的表面之上，形成一ONO（Oxide/Nitride/Oxide）絕緣層，是為一第二介電層11，且厚度介於100埃至200埃之間，較佳為150埃；至此，所述非揮發性內存的剖面圖如圖2g所示。

如圖2h所示，於所述第二介電層之上，形成一控制閘極區，且所述控制閘極區的一部份位於所述溝渠結構的所述空間中。例如在所述第二介電層11的整個表面上，形成一多晶矽層，其厚度為1000埃，且所述多晶矽層填滿所述溝渠結構5的剩餘空間；接著形成另一蝕刻阻擋圖樣層，進行選擇性蝕刻，留下的所述多晶矽層即定義了一控制閘極區12，所述控制閘極區12主要覆蓋於所述懸浮閘極區8之上；接著移除所述蝕刻阻擋圖樣層；至此所述非揮發性內存的主要結構已完成，其剖面圖如圖2h所示。

所述非揮發性內存單元的另一製造方法將敘述如下。

請參考圖3a至圖3h，其是本發明所揭露的非揮發性內存的另一製造方法實施例示意圖。

圖3a的形成步驟與圖2a相同，請參考圖2a的相關說明。

圖3b的形成步驟與圖2b相同，請參考圖2b的相關說明。

如圖3c所示，利用氧化層溼式蝕刻法，移除所述犧牲氧化層6；再利用乾式熱氧化法，在所述側牆5a以及所述底部5b的表面形成一穿隧介電層14。穿隧介電層14厚度介於60埃至120埃之間，較佳為100埃。位於所述側牆5a的所述穿隧介電層14部份與位於所述底部5b的所述穿隧介電層14部份，其厚度不必一致，惟從簡化製程步驟的角度來考慮，其厚度通常相同；至此，所述非揮發性內存的剖面圖如第3c圖所示。

如圖3d所示，在第3c圖所示的所述二氧化矽絕緣層表面之上，形成一多晶矽層7，且厚度為1000埃（可能範圍介於200埃至2000埃之間），即如圖3d所示。

如圖3e所示，對所述多晶矽層7進行反應性離子蝕刻，最後的所述多晶矽層7隻留下位於所述溝渠結構5的所述側牆5a以及所述底部5b，向上方延伸於所述選擇閘極區3以及所述第一絕緣層4側面的部份，以及所述選擇閘極區3以及所述第一絕緣層4另一側面的部份；至此，所述非揮發性內存的剖面圖如圖3e所示。

如圖3f所示，在圖3e所示的表面上形成一蝕刻阻擋圖樣層，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻所述多晶矽層7殘留於遠離所述溝渠結構5而位於所述選擇閘極區3以及所述第一絕緣層4的所述另一側面的部份；最後剩下的所述多晶矽層7即形成一懸浮閘極區8；隨後利用離子布植法，分別將砷原子以及磷原子摻雜進所述溝渠結構5 的所述底部5b的下方，且未被所述懸浮閘極區8阻擋的p型矽基板區域10a，濃度各為每平方公分10的15次方以及每平方公分10的14次方(另外，雖3f圖未顯示, 此摻雜區更可視需要以另一氧化矽或氮化矽間隔區加以縮小範圍並優化整體漸次摻雜濃度曲線)；並將砷原子摻雜進位於所述選擇閘極區3以及所述第一絕緣層4的所述另一側面的p型矽基板區域，是為一漏極區9，濃度為每平方公分10的15次方；至此，所述非揮發性內存的剖面圖如第3f圖所示。

如圖3g所示，在圖3f所示的表面之上，形成一ONO絕緣層，是為一第二介電層11。第二介電層11厚度介於100埃至200埃之間，較佳為150埃；另外，形成所述ONO絕緣層的步驟，是一高溫的製程；利用磷原子與砷原子在所述p型矽基板中具有不同擴散係數的特性，此時在第3f圖中10a部份所摻雜的磷原子與砷原子，便因為高溫而開始發生不同程度的擴散，而形成了源極區10中由磷原子定義的濃度較低的部份，砷原子則定義了濃度較高的部份；最後，所述源極區10形成了濃淡漸次摻雜或稱雙擴散漏極的結構；至此，所述非揮發性內存的剖面圖如圖3g所示。

圖3h的形成步驟與圖2h相同，請參考圖2h的相關說明。至此所述非揮發性內存的主要結構已完成，其剖面圖如圖3h所示。

以下對本發明的非揮發性內存單元的操作方法作說明。

進行抺除的操作，也就是對所述非揮發性內存單元進行寫入「1」的操作時，在源極區10施以6伏特的電壓，在控制閘極區12施以負9伏特的電壓，在漏極區9以及選擇閘極區3則施以0伏特的電壓；由於懸浮閘極區8與控制閘極區12之間存在的一等效電容，其電容值遠大於懸浮閘極區8與源極區10之間存在的等效電容電容值，因此控制閘極區12與源極區10之間所施以的電壓差，將大部份反應在懸浮閘極區8與源極區10的電壓差上，即懸浮閘極區8的電壓約在負8V；根據福勒-諾德漢穿隧原理，此時電子將從懸浮閘極區8經位於底部5b的穿隧介電層14穿隧而進入源極區10，最後所述懸浮閘極區8的等效極性為正電。

而由於源極區10與控制閘極區12的電壓差高達約14伏特，且源極區10為較高電壓，因此將引發能帶間穿隧（band-to-band tunneling）效應，或稱閘極引發漏極漏電流（gate induced drain leakage, GIDL）效應，造成源極區10與p型矽基板1之間的崩潰電壓（breakdown voltage）降低，而導致一從源極區10至p型矽基板1的漏電流，此漏電流大小一方面決定於源極區10與p型矽基板1之間的電場強度。本發明所揭露的非揮發性內存結構，由於其源極區10可以有較大的橫向延伸空間，且形成一濃淡漸次摻雜的結構，因此可以有效地降低所述電場強度（經分析顯示源極區邊緣的等效電壓已降至約1伏特），而大大地降低了所述漏電流大小，進而提高了供應電源的利用效率，也減低電路於操作時的溫升程度，延長了電路的使用壽命。

進行寫入「0」的操作時，在源極區10施以5至6伏特的電壓，在控制閘極區12施以9伏特的電壓，在漏極區9施以0至0.5伏特的電壓，而在選擇閘極區3則施以約1伏特的電壓，所述1伏特乃略高於所述非揮發性內存單元的等效電晶體組件的臨界電壓，而使所述等效電晶體組件處於次導通的狀態；所述次導通的狀態使得所述等效電晶體組件導通微安培（micro ampere, uA）級的電流，且電流方向乃由源極區10出發，在p型矽基板1的中緊貼著側牆5a的通道部份，並在第一介電層13的下方直角轉彎後，經選擇閘極區3的正下方通道部份而流入漏極區9；至於電子流的流動方向則與電流相反。此時懸浮閘極區8隨著控制閘極區12的偏壓而處於較高電壓的狀態，因此側牆5a的通道部份亦處於較高電壓的部份，然而在第一介電層13下方信道部份的電壓則由於所述等效電晶體組件處於次導通的狀態而相對較低；因此當電子流由第一介電層13下方的通道部份直角轉彎而進入側牆5a的通道部份時，其對應的電壓變化（約8伏特）將產生一個高電場區域，而引發熱電子注入機制，部份電子將由所述高電場區域經穿隧介電層14穿隧而進入懸浮閘極區8，最後所述懸浮閘極區8由於陷捕足夠數量的電子於其中，而使其等效極性為負電。

進行讀取的操作時，在源極區10以及控制閘極區12施以0伏特的電壓（或控制閘級區10亦可施以Vcc的電壓，此Vcc為內存電路的供電電壓值，例如0.18微米製程下，此電壓通常為1.8伏特），在漏極區9施以約1伏特的電壓，而在選擇閘極區3則施以Vcc的電壓，此時，選擇閘極區3下方的通道部份為導通狀態。假設所述非揮發性內存單元的儲存狀態為「0」，亦即所述懸浮閘極區8的等效極性為負電，則側牆5a的通道部份並不導通，亦即通道的電流大小几乎為0；另一方面，假設所述非揮發性內存單元的儲存狀態為「1」，亦即所述懸浮閘極區8的等效極性為正電，則側牆5a的通道部份亦為導通狀態，此時通道存在電流，大小約為30微安培。通過偵測通道電流大小，所述非揮發性內存單元的儲存內容即可得知。

以下對本發明的非揮發性內存單元所構成的非揮發性內存矩陣結構實施例作說明。

圖4為具有由本發明的非揮發性內存單元所構成的非揮發性內存矩陣的一p型矽基板，其上表面的頂視圖。圖中顯示了所述非揮發性內存矩陣的一部份。所述非揮發性內存矩陣具有多個非揮發性內存單元，並延著互相垂直的第一方向X以及第二方向Y作棋盤狀的整齊排列。延著切線401，包含了4組非揮發性內存單元，其剖面圖如第5圖所示。第5圖包含了510、520、530、540共4組非揮發性內存單元。各組非揮發性內存單元的結構相同於如第2h圖或第3h圖所揭露的非揮發性內存單元結構，或有多餘的部份補充如下：以非揮發性內存單元510為例，511為降低控制閘極區等效電阻而形成的金屬矽化層（silicide），512為兼容於邏輯製程，為產生輕摻雜漏極結構而形成之間隔區，513為將漏極區引出的具導電性的穿孔（via），514則為連接各非揮發性內存單元的漏極區的金屬層。511、512、513、514的部份乃為所述非揮發性內存單元於此特定應用中所形成的結構，其並未包含於所述非揮發性內存單元本身的主要結構中，亦並未對所述非揮發性內存單元的特性產生顯著的影響。

請回到圖4。圖4中共包含24組非揮發性內存單元，其每一列，即第一方向X，包含了6組非揮發性內存單元，且每一欄，即第二方向Y，包含了4組非揮發性內存單元。其中每一列的選擇閘極區延著第一方向X相連，亦即在電性上互相連接，如411、412、413、414所示；源極區則在每一欄中相鄰的非揮發性內存單元兩兩共享，且位於同一列的共享的源極區延著第一方向X相連，亦即在電性上互相連接，如421、422所示；控制閘極區亦在每一欄中相鄰的非揮發性內存單元兩兩共享，且位於同一列的共享的控制閘極區延著第一方向X相連，亦即在電性上互相連接，如431、432所示；每一欄的所有漏極區則經由穿孔，由一延著第二方向Y延伸的金屬層相連，亦即在電性上互相連接，如441、442、443、444、445、446所示；至於各個非揮發性內存單元的懸浮閘極區則各自獨立，且在電性上為絕緣狀態，與外界並無電性上相連接的關係，而用以儲存各個非揮發性內存單元的儲存狀態，如非揮發性內存單元510、520、530、540分別對應至其懸浮閘極區451、452、453、454。

以下對本發明的非揮發性內存單元所構成的非揮發性內存矩陣的操作方法作說明。

本非揮發性內存矩陣的結構，能夠進行以共享源極區的相鄰兩列為單位的局部抺除操作。例如欲抺除510以及520所在的兩列非揮發性內存單元時，即在共享的源極區422施以6伏特的電壓，並在共享的控制閘極區432施以負9伏特的電壓。如此電子將從懸浮閘極區穿隧而進入源極區，最後此兩列的懸浮閘極區，包含451以及452，其等效極性為正電。

針對某單一非揮發性內存單元進行寫入「0」的操作時，例如對非揮發性內存單元520進行寫入「0」的操作，即在其源極區422施以5至6伏特的電壓，在其控制閘極區432施以9伏特的電壓，在其漏極區446施以0伏特的電壓，而在其選擇閘極區413則施以約1伏特的電壓，此時通過熱電子注入機制，電子將由信道中的高電場區域穿隧進入其懸浮閘極區452，最後其懸浮閘極區452的等效極性為負電。

針對某單一非揮發性內存單元進行讀取的操作時，例如對非揮發性內存單元520進行讀取的操作，即在其源極區422以及控制閘極區432施以0伏特的電壓（或控制閘級區432亦可施以Vcc的電壓，此Vcc為內存電路的供電電壓值，例如0.18微米製程下，此電壓通常為1.8伏特），在其漏極區446施以約1伏特的電壓，而在其選擇閘極區413則施以Vcc的電壓。此時，其選擇閘極區413下方的通道部份為導通狀態。假設所述非揮發性內存單元520的儲存狀態為「0」，亦即其懸浮閘極區452的等效極性為負電，則通道的電流大小几乎為0；另一方面，假設所述非揮發性內存單元520的儲存狀態為「0」，亦其懸浮閘極區452的等效極性為正電，此時通道存在電流，大小約為30微安培。通過偵測通道電流大小，所述非揮發性內存單元的儲存內容即可得知。

以上所述，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。