電路結構的製作方法
2023-10-09 16:12:39
專利名稱：電路結構的製作方法
技術領域：
本發明涉及一種電路結構，用於將信號從以第一時鐘速率運行的有限狀態機傳輸到以第二時鐘速率運行的有限狀態機。
「有限狀態機」在本文中一般是指數字電路，根據輸入信號，條件和事件，該電路可以假設有限數目的狀態。
背景技術：
由於矽技術領域中半導體晶片小型化的發展，在一個晶片上可以集成幾個有限狀態機，每一個表示一個獨立的系統。正確選擇能量消耗與計算容量之間的關係也變得越來越重要。因此，許多設備具有幾個有限狀態機，它們以不同的時鐘速率運行。例如，在移動發送接收機中，數字語音處理器(DSP)能夠以高時鐘速率運行，而在其它事件其間承擔鍵盤掃描的系統控制器能夠以較低的時鐘速率運行。但是，這些以不同時鐘速率運行的系統必須能夠互相通信，能夠傳送或交換信號。因此有必要將信號同步。
在不同時鐘速率的信號之間進行通信的過程中，有這樣的風險，即信號從較快的系統發送出來，沒有被較慢的系統識別，因為較慢系統的採樣速率太低。為彌補這一缺陷，在已知系統中通常在有限狀態機之間使用兩個同步級。但是，每一個同步級導致延遲和速度損耗。
能夠以不同時鐘速率運行的系統是已知的。問題在於，它不能被明確地預測兩個有限狀態機中哪一個是更快的。因此，在這些情況下，同步級必須提供給兩個方向，以便於信號傳輸能夠以握手方法執行。這種變化必然提高了結構成本，並且導致進一步的性能的損耗。
發明內容
因此，本發明的目的是公開一種電路結構，用於信號在兩個異步有限狀態機之間傳輸，以避免上述缺點，同時改善性能。
為實現這一目的，在開頭一段所提到的這種電路結構中，根據本發明，其提供了能夠通過與兩個有限狀態機相連的一個異步存儲元件及一個同步存儲元件，將信號從發送有限狀態機傳輸到接收有限狀態機，接收有限狀態機的結構被設計成在信號傳輸之後，將復位信號傳輸到異步存儲元件。
根據本發明的電路結構所表示出的優點是僅需要一個同步級。通過發送有限狀態機信號被異步的存儲在存儲元件中，並且通過同步存儲元件到達接收有限狀態機。這有一個很大的優勢，即信號能夠由接收有限狀態機立即處理，而異步存儲元件由接收有限狀態機發送的復位信號復位。僅需要一個同步級，而接收有限狀態機立即承擔第二同步級。省去了有關的昂貴的握手方法導致了速度優勢。根據本發明的電路結構，信號傳輸可以是異步的(例如，不依賴特定的時鐘速率)。
如果在接收有限狀態機中為將被傳輸到異步存儲元件的復位信號提供了內部寄存器，這將獲得更大的故障安全性。這能有效地避免過早的復位。
根據本發明的電路結構的異步存儲元件適合於閉鎖類型。因此，該存儲元件能夠表示狀態「0」或「1」，在這兩個狀態之間發生轉換，就像觸發器中的一樣。該存儲元件每次由接收有限狀態機發送的復位信號復位。
根據本發明，同步存儲元件能夠以接收有限狀態機的時鐘速率運行。這一存儲元件表示第一同步級。
對該發明思想進行擴展，根據本發明，在電路結構中可以提供能夠以第一或第二時鐘速率運行的異步存儲元件。該電路特別適合檢測同步。
此外，本發明涉及電子設備，尤其是行動電話，個人數字助理(PDA)，GPS系統，或者導航系統，這些設備使用所描述的電路結構。
本發明將參考附圖中所示的實施例進行進一步的描述，但是，本發明不僅限於此。附圖為示意圖，其中圖1給出了根據本發明的電路結構，用於在兩個具有不同時鐘速率的有限狀態機之間進行信號傳輸；圖2給出了異步存儲元件的時鐘速率能夠被轉換的電路結構；圖3給出了較快系統與較慢系統相同步的信號流；圖4給出了較慢系統與較快系統相同步的信號流。
具體實施例方式
圖1中所示的電路結構包括以第一時鐘速率CLK1運行第一有限狀態機(FSM)1。圖1左邊的虛線表示以第一時鐘速率CLK1運行的電路結構的整個部分。
信號從第一有限狀態機1傳輸到異步存儲元件3。該信號存儲在異步存儲元件3中，並從這裡發送到同步存儲元件4。同步存儲元件4以第二時鐘速率CLK2運行，該速率可能比時鐘速率1高或者低。同步存儲元件4和有限狀態機2具有相同的時鐘速率(CLK2)，即，它們互相同步。圖1右邊虛線部分表示以時鐘速率CLK2運行的電路結構部分。
信號從同步存儲元件4到有限狀態機2，有限狀態機2作為第二同步級。該信號在有限狀態機2中可以立即進行進一步處理，因為不必再有第二外部同步級。因此避免了由握手方法產生的時間損耗。同時，有限狀態機2將復位信號(CLR)發送到異步存儲元件3中，異步存儲元件3因此復位。復位以後，異步存儲元件3對信號傳輸仍然有效。
圖1中所示的電路結構能夠實現完全同步運行，其不取決於各個時鐘速率。
圖2表示一個實施例，其中異步存儲元件的時鐘速率可以轉換。與圖1相同的組件使用相同的附圖標記。
異步存儲元件3由來自未在圖2中示出的有限狀態機的信號SIG驅動和轉換。信號被轉發到同步存儲元件4並且在那裡實現同步；來自同步存儲元件4的輸出信號SUOT被發送到有限狀態機2。當它的信號已經被有限狀態機2識別出來的時候，有限狀態機2將復位信號CLK發送到異步存儲元件3以將其復位。有限狀態機2具有寄存器5，用於復位信號CLK的臨時存儲，並且既可以是一個內部寄存器也可以是外部寄存器。寄存器5防止異步存儲元件3在不穩定的狀態下過早的復位。必須選擇獨立寄存器的邏輯晶片，以便於由它們導致的時間延遲儘可能的小。
為了在復位之後將異步存儲元件3轉換到特定的狀態，信號RST通過OR門連接到復位信號CLR上。異步存儲元件3的輸入D連接到信號RST上，使得異步存儲元件3的復位狀態能夠被檢測。
為了測試電路結構的同步，異步存儲元件3的時鐘速率可以通過門7利用信號TE轉換到時鐘速率CLK2。
圖3表示較快系統與較慢系統相同步的信號流。獨立的信號流表示在時間軸上。如圖3中所表示的，第一條線所表示的有限狀態機1的時鐘速率CLK1高於第二條線所表示的有限狀態機2的時鐘速率CLK2。信號傳輸始於有限狀態機1，其將第三條線所表示的信號SIG經異步存存儲元件3發送到同步存儲元件4。同步存儲元件4以時鐘速率CLK2運行，以便於第四條線所表示的同步存儲元件4的輸出信號SOUT與有限狀態機FSM2的時鐘速率同步。信號SOUT在CLK2的新時鐘周期開始處表示上升沿。信號到達有限狀態機2，按照順序，在CLK2的下一個時鐘周期開始處，發送圖3中的底線所表示的CLR信號，以將異步存儲元件3復位。不久以後，信號SOUT也復位。
類似地，圖4表示較慢系統與較快系統相同步的信號流。在這一實施例中，時鐘速率CLK1比時鐘速率CLK2低。在第三條線所表示的信號SIG由有限狀態機1激活之後，信號SIG以上述記載的方式轉換，在經過一定的時間之後，產生第四條線所表示的信號SOUT的上升沿。類似於前面的例子，在下一個周期，復位信號CLR(底線)被有限狀態機2激活，並且信號SOUT因此再次復位。具有較慢時鐘速率CLK1的有限狀態機1因此與較快的有限狀態機2同步。
所描述的電路結構特別適於其中使用幾個時鐘速率的系統，例如移動發送接收機，個人數字助理(PDA)，GPS系統，汽車導航系統，以及類似的系統。
權利要求
1.一種電路結構，用於將信號從以第一時鐘速率運行的有限狀態機傳輸到以第二時鐘速率運行的有限狀態機，其特徵在於，信號能夠通過與兩個有限狀態機相連的異步存儲元件(3)與同步存儲元件(4)從發送有限狀態機(1)傳輸到接收有限狀態機(2)，有限狀態機(2)用於在信號傳輸之後將復位信號傳輸到同步存儲元件(3)。
2.根據權利要求1所述的電路結構，其特徵在於，在接收有限狀態機(2)中為復位信號提供了內部寄存器(5)，有限狀態機(2)將復位信號發送到異步存儲元件(3)。
3.根據權利要求1或2所述的電路結構，其特徵在於，異步存儲元件(3)為鎖存類型。
4.根據前述任何權利要求之一所述的電路結構，其特徵在於，異步存儲元件(4)能夠以接收有限狀態機(2)的時鐘速率運行。
5.根據前述任何權利要求之一所述的電路結構，其特徵在於，同步存儲元件(3)能夠以第一或第二時鐘速率運行。
6.一種電子設備，尤其是行動電話，個人數字助理(PDA)，GPS系統，或者導航系統，其特徵在於，其中包括如權利要求1至5任何之一所述的電路結構。
全文摘要
一種電路結構，用於將信號從以第一時鐘速率運行的有限狀態機傳輸到以第二時鐘速率運行的有限狀態機，信號能夠通過連接於兩者之間的異步存儲元件與同步存儲元件從發送有限狀態機傳輸到接收有限狀態機，該接收有限狀態機用於在信號傳輸之後將復位信號傳輸到異步存儲元件。
文檔編號G06F5/06GK1417970SQ0215454
公開日2003年5月14日 申請日期2002年10月19日 優先權日2001年10月23日
發明者H·-J·格爾克, S·加皮施, S·科赫 申請人:皇家菲利浦電子有限公司