矽基有機發光微顯示像素單元版圖結構的製作方法
2023-10-10 07:02:44 3
專利名稱：矽基有機發光微顯示像素單元版圖結構的製作方法
技術領域：
本發明涉及矽基有機發光(OrganicLight-Emitting Diode on Silicon,OLEDoS) 微顯示像素單元，尤其涉及矽基有機發光微顯示像素單元版圖結構。
背景技術：
矽基有機發光是一種新興的微型顯示技術，它是單晶矽CMOS集成技術與OLED顯示技術有機的結合，兼具兩者的技術優勢，因此它是極具發展前途的新型平板顯示技術。與目前佔主導地位的液晶顯示相比，OLED顯示具有超薄、超輕、寬視角、快速響應、高對比度、 像素自身發光、可彎曲等優點。目前矽基有機發光微顯示的主要有投影顯示和虛擬顯示，這種微顯示器對角線尺寸一般小於1英寸(2. Mcm)，而在解析度方面，美國eMagin公司於2008年11月已經研製出了 SXGA解析度彩色與單色的OLEDoS微顯示器。由於解析度越高，在相同的顯示面積下就需要將像素點做得越小，因此需要合理布局OLEDoS像素單元電路版圖。
發明內容
針對現有技術中存在的上述問題，本發明提供了矽基有機發光微顯示像素單元版圖結構。本發明提供了矽基有機發光微顯示像素單元版圖結構，所述像素單元包括存儲電容、第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體，所述像素單元具有襯底，所述存儲電容位於所述像素單元的左上方，襯底位於存儲電容的右側，第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體位於存儲電容和襯底下方。在一個示例中，所述存儲電容縱向設置；所述第三電晶體橫向設置於像素單元的右下方，所述第一電晶體、第四電晶體和第五電晶體橫向設置於所述第三電晶體左側；所述第二電晶體縱向設置於所述第三電晶體左側；
所述第一電晶體和第二電晶體共用漏極，所述第一電晶體和第四電晶體共用源極，所述第五電晶體和第四電晶體共用漏極；
所述第五電晶體、第四電晶體和第一電晶體從左至右依次設置於同一水平線上； 所述第二電晶體設置於所述第一電晶體上方。在一個示例中，所述像素單元具有控制存儲電容變化信號布線、保持信號布線、採樣信號布線、第一層金屬線、第二層金屬線和第三層金屬線，若干所述像素單元形成矽基有機發光器件；所述矽基有機發光器件的陽極輸入端位於第五電晶體、第四電晶體和第一電晶體下方，並通過第三層金屬線連接到矽基有機發光器件陽極；
控制存儲電容變化信號布線、保持信號布線以及採樣信號布線由上至下設置，並分別與存儲電容和襯底部分重疊；控制存儲電容變化信號布線、保持信號布線以及採樣信號布線由第二層金屬線形成；
控制存儲電容變化信號布線通過第一通孔與存儲電容的上端連接；保持信號布線依次通過第二通孔、第二層金屬線、第一通孔、第一層金屬線和接觸孔與第四電晶體的柵極連接；採樣信號布線依次通過第一通孔、第一層金屬線和接觸孔與第一電晶體和第二電晶體的柵極相連接；
第一電晶體和第四電晶體的源極通過第一層金屬線和第三電晶體的漏極連接，第五電晶體的柵極通過接觸孔與第五電晶體的漏極連接，第五電晶體的漏極和柵極通過第一層金屬線和第四電晶體的漏極連接。在一個示例中，所述像素單元具有接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線；
接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線從左至右依次豎向設置，接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線由第三層金屬線形成；接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線均與存儲電容部分重疊；接地信號布線依次通過第二通孔、第二層金屬線以及第一通孔與第五電晶體的源極相連接，像素電壓輸入信號布線依次通過第二通孔、第二層金屬線和第一通孔與第一電晶體和第二電晶體的漏極相連接；電源電壓信號布線依次通過第二通孔、第二層金屬線和第一通孔與第三電晶體的源極相連接；襯底通過第一層金屬線與第三電晶體的源極相連接；第二電晶體的源極通過第一層金屬線與存儲電容下端相連，並且第二電晶體的源極通過第一層金屬線、接觸孔與第三電晶體的柵極相連。在一個示例中，所述像素單元右側具有與相鄰像素單元重疊部分。在一個示例中，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體均為PMOS電晶體。在一個示例中，所述像素單元的尺寸為15微米X 15微米。本發明提供的矽基有機發光(OLEDoS)微顯示像素單元版圖布局，合理的布置像素單元內部電路各個電晶體的位置，並利用像素電路中電晶體的連接關係，重複利用部分版圖，從而減小了版圖面積；並通過兩層金屬線分別在橫豎方向布置合適的信號線，從而使整個像素陣列能很好的配合行列掃描電路以及滿足數據信號電壓的輸入，結構緊湊，能滿足微顯示對像素單位大小的要求，並且易於像素陣列的形成。
下面結合附圖來對本發明作進一步詳細說明，其中 圖1為矽基有機發光微顯示像素單元版圖結構圖之一；
圖2為矽基有機發光(OLEDoS)微顯示像素單元版圖結構圖之二 ； 圖3為4X4像素陣列版圖結構圖。
具體實施例方式本發明的像素單元版圖結構示意圖如圖1所示，其中最大的虛線框表示一個像素單元所佔用的面積，另一個虛線框表示組成陣列時一個像素單元實際佔用的面積，其中包括第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5和存儲電容Cl。為了配合行掃描電路，像素單元中的行掃描信號Sample (採樣信號)、Hold (保持信號)以及VC (控制存儲電容變化信號，此電壓也隨著行掃描信號變化)採用第二層金屬線
5MET2橫向布線；為了配合列掃描電路，像素單元的數據輸入電壓信號線VIN採用第三層金屬線MET3縱向布線；電源信號VDD和地信號GND採用第三層金屬線MET3縱向布線。具體地矽基有機發光(OLEDoS)微顯示像素單元版圖結構主要包括第一層金屬線 MET1、第二層金屬線MET2、第三層金屬線MET3、多晶矽P0LY1、接觸孔CT、通孔VI、通孔V2 ； 所述的像素單元包括第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5和存儲電容Cl。通孔Vl用於連接第一層金屬線METl和第二層金屬線MET2，通孔 V2用於連接第二層金屬線MET2和第三層金屬線MET3。第一電晶體Ml和第二電晶體M2共用漏極M12_D，並且通過第一層金屬線METl和通孔Vl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線MET3為VIN布線VIN_MET3 ；第一電晶體Ml和第二電晶體M2 的柵極M12_G通過第一層多晶矽POLYl連接在一起，並且通過接觸孔CT將第一層多晶矽 POLYl連接到第一層金屬線MET1，再通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，此第二層金屬線MET2為Sample布線Sample_MET2 ；第二電晶體M2的源極M2_S通過第一層金屬線METl連接到電容Cl的A端C1_A，並且通過通孔Vl連接到第三電晶體M3 的柵極M3_G ；第一電晶體Ml的源極M1_S通過第一層金屬線METl連接到第三電晶體M3的漏極M3_D ；第一電晶體Ml和第二電晶體M2的襯底N_VDD (即N阱)通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線(MET3)為電源電壓信號VDD布線VDD_MET3。第三電晶體M3的源極M3_S通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線 MET3為VDD布線；第三電晶體M3的漏極通過第一層金屬線METl連接到第四電晶體M4的源極M4_S ；第三電晶體M3的襯底(即N阱)通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線MET3為VDD布線VDD_MET3。第四電晶體M4的漏極M4_D通過第一層金屬線METl連接到第五電晶體M5的漏極 M5_D,並且通過接觸孔CT連接到第五電晶體M5的柵極M5_G ；第四電晶體M4的柵極M4_G通過接觸孔CT連接到第一層金屬線METl，再通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，並通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，利用第三層金屬線MET3跨過Sample的布線第二層金屬線MET2，再通過通孔V2將第三層金屬線MET3 連接到第二層金屬線MET2，此第二層金屬線MET2為Hold布線Hold_MET2 ；第四電晶體M4 的襯底(即N阱)通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，再通過通孔 V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線MET3為VDD布線VDD_ MET3。第五電晶體M5的源極M5_S通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線 MET3為GND布線GND_MET3 ；第五電晶體M5的襯底(即N阱)通過通孔Vl將第一層金屬線 METl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線 MET3，此第三層金屬線MET3為VDD布線VDD_MET3。電容Cl的B端C1_B通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，此第二層金屬線MET2為VC布線VC_MET2。 OLED器件陽極輸入端的信號線VOLED通過通孔Vl將第一層金屬線METl連接到第二層金屬線MET2，再通過通孔V2將第二層金屬線MET2連接到第三層金屬線MET3，此第三層金屬線MET3最終引出作為OLED器件的陽極。第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5均採用PMOS電晶體。第一電晶體Ml、第四電晶體M4的源極和第三電晶體M3的漏極通過第一層金屬線 METl連接在區域M14_S-M3_D，M5的漏極、柵極和第四電晶體M4的漏極通過第一層金屬線 METl連接在區域M5_DG-M4_D。像素單元的面積大小為15微米X 15微米。存儲電容Cl位於像素電路版圖布局的上方，其中C1_A端朝下放置，C1_B端往上放置；像素電路上方右邊剩餘的空間布置所有電晶體的襯底N_VDD。第三電晶體M3擺放在像素電路版圖布局的右下角，位於存儲電容Cl和N阱的下方。第三電晶體橫向設置。第一電晶體Ml橫向布置(橫向布置即為電晶體的源極和漏極為橫向擺放)，第二電晶體M2豎向布置(豎向布置即為電晶體的源極和漏極為豎向擺放)，並且第一電晶體Ml和第二電晶體共用漏極；第一電晶體Ml和第二電晶體M2位於存儲電容Cl和N阱的下方以及第三電晶體M3的左方。第四電晶體M4橫向布置，其源極與第三電晶體M3的源極共用，且位於第三電晶體 M3的左方，與第三電晶體M3平行擺放。第五電晶體M5橫向布置，其漏極與第四電晶體M4的漏極共用，且位於第四電晶體 M4的左方，與第四電晶體M4平行擺放；M5位於整個像素電路版圖布局的最左方。Vmd為連接OLED器件陽極輸入端的信號線，其位於第一電晶體Ml、第四電晶體 M4、第五電晶體M5的正下方，並且通過第三層金屬線MET3連接到OLED器件陽極。VC 布線 VC_MET2、Hold 布線 Hold_MET2、Sample 布線 Sample_MET2 從像素電路版圖上方開始在滿足設計規則的情況下依次布置，並且VC布線VC_MET2、Hold布線Hold_MET2、 Sample布線Sample_MET2為橫向走線。VC布線VC_MET2位於像素電路版圖最上方，在橫向走線的同時通過通孔Vl與C1_B端相連接；Hold布線Hold_MET2位於VC布線VC_MET2 下方，在橫向走線的同時通過第三層金屬線MET3跨過下方的Sample布線Sample_MET2，並最終通過通孔V2、第二層金屬線MET2、通孔VI、第一層金屬線METl和接觸孔CT與位於的 Sample布線Sample_MET2下方的第四電晶體的柵極相連接；Sample_MET2位於Hold_MET2 布線下方，在橫向走線的同時通過通孔VI、第一層金屬線METl和接觸孔CT與其下方的第一電晶體Ml和第二電晶體M2的柵極相連接。接地信號布線GND_MET3、像素電壓輸入信號布線VIN_MET3、電源電壓信號布線 VDD_MET3從像素電路版圖左方開始在滿足設計規則的情況下依次布置，並且接地信號布線 GND_MET3、像素電壓輸入信號布線VIN_MET3、電源電壓信號布線VDD_MET為豎向走線。接地信號布線GND_MET3布線位於像素電路版圖最左方，在豎向走線的同時通過通孔V2、第二層金屬線MET2和通孔Vl與位於左方的第五電晶體M5的源極相連接；像素電壓輸入信號布線 VIN_MET3位於GND_MET3的左方，在豎向走線的同時通過通孔V2、第二層金屬線MET2和通孔Vl與位於像素電路版圖下方中間的第一電晶體Ml和第二電晶體M2的漏極相連接；電源電壓信號布線VDD_MET位於VIN_MET3的左方，在豎向走線的同時通過通孔V2、第二層金屬線MET2和通孔Vl與位於像素電路版圖左方的第三電晶體M3的源極相連接。參閱圖2，橢圓圈內的版圖部分是在形成像素陣列時可以與橫向相鄰像素單位重疊的部分21，雖然只佔整個像素單元面積10的一小部分，但是對於一般SVGA (800X600) 解析度的微顯示晶片，顯示像素單元就有將近50萬個，因此重疊部分的面積總和還是不小的一部分。組成陣列時，一個像素單元的實際佔用的面積20為整個像素單元面積10與相鄰像素單位重疊的部分21的差值。參閱圖3，是用圖1所示的版圖結構組成的一個4X4像素陣列版圖結構圖，在此 4X4像素陣列中，左右相鄰的像素單元的布線Sample (MET2第二層金屬線)、Hold (MET2 第二層金屬線)、VC (MET2第二層金屬線)連接在一起；其中Sample_l、Hold_l、VC_1構成第一行像素單元信號控制線，Sample_2、Hold_2、VC_2構成第二行像素單元信號控制線， Sample_3、Hold_3、VC_3構成第三行像素單元信號控制線，Sample_4、Hold_4、VC_4構成第四行像素單元信號控制線，它們通過外圍行掃描鏈的掃描信號控制其開斷；上下相鄰的像素單元的布線VIN (MET3第三層金屬線)、VDD (MET3第三層金屬線)、GND (MET3第三層金屬線)連接在一起；VIN_1為第一列像素輸入信號，VIN_2為第二列像素輸入信號，VIN_3為第三列像素輸入信號，VIN_4為第四列像素輸入信號，它們分別為每一列提供相應的輸入電壓；VDD和GND通過整個電路周圍的電源和地布線最終分別連接到電源和地上；另外，像素與像素之間重疊的部分，能有效利用像素之間的空隙，使整個像素陣列結構更緊湊，面積更優化。實際電路工作時，通過行掃描信號選中像素陣列中的某一行，通過列掃描信號選中像素陣列中的某一列，從而唯一選中像素陣列中的一個像素單元，將相應的數據信號寫入到像素單元中去，進而實現對整個像素陣列數據信號寫入的控制。以上所述僅為本發明的優選實施方式，但本發明保護範圍並不局限於此。任何本領域的技術人員在本發明公開的技術範圍內，均可對其進行適當的改變或變化，而這種改變或變化都應涵蓋在本發明的保護範圍之內。
權利要求
1.矽基有機發光微顯示像素單元版圖結構，所述像素單元包括存儲電容、第一電晶體、 第二電晶體、第三電晶體、第四電晶體和第五電晶體，所述像素單元具有襯底，其特徵在於， 所述存儲電容位於所述像素單元的左上方，襯底位於存儲電容的右側，第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體位於存儲電容和襯底下方。
2.如權利要求1所述的矽基有機發光微顯示像素單元版圖結構，其特徵在於，所述存儲電容縱向設置；所述第三電晶體橫向設置於像素單元的右下方，所述第一電晶體、第四電晶體和第五電晶體橫向設置於所述第三電晶體左側；所述第二電晶體縱向設置於所述第三電晶體左側；所述第一電晶體和第二電晶體共用漏極，所述第一電晶體和第四電晶體共用源極，所述第五電晶體和第四電晶體共用漏極；所述第五電晶體、第四電晶體和第一電晶體從左至右依次設置於同一水平線上；所述第二電晶體設置於所述第一電晶體上方。
3.如權利要求2所述的矽基有機發光微顯示像素單元版圖結構，其特徵在於，所述像素單元具有控制存儲電容變化信號布線、保持信號布線、採樣信號布線、第一層金屬線、第二層金屬線和第三層金屬線，若干所述像素單元形成矽基有機發光器件；所述矽基有機發光器件的陽極輸入端位於第五電晶體、第四電晶體和第一電晶體下方，並通過第三層金屬線連接到矽基有機發光器件陽極；控制存儲電容變化信號布線、保持信號布線以及採樣信號布線由上至下設置，並分別與存儲電容和襯底部分重疊；控制存儲電容變化信號布線、保持信號布線以及採樣信號布線由第二層金屬線形成；控制存儲電容變化信號布線通過第一通孔與存儲電容的上端連接；保持信號布線依次通過第二通孔、第二層金屬線、第一通孔、第一層金屬線和接觸孔與第四電晶體的柵極連接；採樣信號布線依次通過第一通孔、第一層金屬線和接觸孔與第一電晶體和第二電晶體的柵極相連接；第一電晶體和第四電晶體的源極通過第一層金屬線和第三電晶體的漏極連接，第五電晶體的柵極通過接觸孔與第五電晶體的漏極連接，第五電晶體的漏極和柵極通過第一層金屬線和第四電晶體的漏極連接。
4.如權利要求3所述的矽基有機發光微顯示像素單元版圖結構，其特徵在於，所述像素單元具有接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線；接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線從左至右依次豎向設置，接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線由第三層金屬線形成；接地信號布線、像素電壓輸入信號布線以及電源電壓信號布線均與存儲電容部分重疊；接地信號布線依次通過第二通孔、第二層金屬線以及第一通孔與第五電晶體的源極相連接，像素電壓輸入信號布線依次通過第二通孔、第二層金屬線和第一通孔與第一電晶體和第二電晶體的漏極相連接；電源電壓信號布線依次通過第二通孔、第二層金屬線和第一通孔與第三電晶體的源極相連接；襯底通過第一層金屬線與第三電晶體的源極相連接；第二電晶體的源極通過第一層金屬線與存儲電容下端相連，並且第二電晶體的源極通過第一層金屬線、接觸孔與第三電晶體的柵極相連。
5.如權利要求1-4任一項所述的矽基有機發光微顯示像素單元版圖結構，其特徵在於，所述像素單元右側具有與相鄰像素單元重疊部分。
6.如權利要求1-4任一項所述的矽基有機發光微顯示像素單元版圖結構，其特徵在於，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體均為PMOS電晶體。
7.如權利要求1-4任一項所述的矽基有機發光微顯示像素單元版圖結構，其特徵在於，所述像素單元的尺寸為15微米X 15微米。
全文摘要
本發明公開了矽基有機發光微顯示像素單元版圖結構，所述像素單元包括存儲電容、第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體，所述像素單元具有襯底，存儲電容位於像素單元的左上方，襯底位於存儲電容的右側，第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體位於存儲電容和襯底下方。本發明通過兩層金屬線分別在橫豎方向布置合適的信號線，從而使整個像素陣列能很好的配合行列掃描電路以及滿足數據信號電壓的輸入，結構緊湊,能滿足微顯示對像素單位大小的要求，並且易於像素陣列的形成。
文檔編號H01L27/32GK102280448SQ20111025466
公開日2011年12月14日 申請日期2011年8月31日 優先權日2011年8月31日
發明者杜寰, 羅家俊, 趙博華, 趙毅, 黃苒 申請人:中國科學院微電子研究所