一種多載波級聯濾波器的設計方法及設計裝置的製作方法
2023-10-05 10:37:14
專利名稱：一種多載波級聯濾波器的設計方法及設計裝置的製作方法
技術領域：
本發明涉及數字通信領域，具體而言，本發明涉及一種多載波級聯濾波器的設計 方法及設計裝置。
背景技術：
在數字通信領域，通常會使用到數字濾波器來提升通信質量。濾波器的設計指標 主要包括過渡帶寬和旁瓣幅度。濾波器的設計通常希望獲得儘量窄的過渡帶和較低的旁瓣 幅度，然而減小過渡帶和抑制旁瓣幅度是不能兼得的，通常是以增加過渡帶寬以換取旁瓣 的抑制。例如可以通過加窗函數來抑制旁瓣幅度，但與此同時卻增加了過渡帶寬，為了減小 過渡帶寬，又需增加濾波器的階數，因此，要綜合考慮技術指標以滿足濾波器的要求。如果 考慮到插入損耗的影響，通常應適量增加階數較為適宜。在移動通信的系統設計時，通常保證基站和終端的濾波器佔用帶寬是一致的， 這裡濾波器佔用帶寬指容納信號總功率99%的帶寬，以達到匹配濾波的良好效果。對於 TD-SCDMA(Time Division-Synchronous CodeDivision Multiple Access,時分同步石馬分 多址接入)和 WCDMA(WidebandCode Division Multiple Access，寬帶碼分多址接入)系 統收發端RRC(RootRaised Cosine，根升餘弦)濾波器中選擇α =0.22，協議上規定的 載波間隔大於Rc*(l+a )，這樣有較小的鄰頻幹擾。3G的標準化過程中，規定載波的中心 頻率最小間隔為 200kHz。因此 3GPP(3rd Generation PartnershipProject，第三代夥伴 項目)25. 105中的規定，1.28Mcps TDD(Time DivisionDuplex，時分雙工)的信道間隔為 1. 6MHz,3. 84Mcps 的 WCDMA 信道間隔為 5MHz。數字中頻位於移動通信系統的數字前端DFE(Decision FeedbackEqualization, 判決反饋均衡器)，DFE需要完成的兩個重要功能是DUC(Digital Up Conversion，數字上變 頻器)和DDC(Digital Down Conversion數字下變頻器)。DUC需要做的是內插濾波，DDC 需要做的工作是濾波抽取。現有系統DUC—般採用直接內插後濾波，再進行多載波疊加的 結構，實現框圖如圖1所示；DDC首先是載波分離，隨後是濾波抽取後物理層信號輸出，實現 框圖如圖2所示。現在TD-SCDMA系統支持3個頻段，分別如下1880MHZ 1920MHZ、2010MHZ 2025MHZ、2300MHZ MOOMHZ，TD-SCDMA系統為了擴大容量，需要佔用更多的帶寬或者 更多的頻點，以支持更多的載波數，在一個RRU處理單元內載波數越多，DUC/DDC耗費的 FPGA(FieldProgrammable Gate Array，現場可編程門陣列)資源就越多。採用上述結構設計思想簡單，每一個濾波器的設計只要考慮本載波帶寬即可。但 是上述濾波器的設計架構存在的一個問題是每一個載波單獨內插濾波到中頻末級，這樣比 較耗費FPGA資源。現有技術中存在描述多相濾波器的設計方法，但是沒有介紹多級組合濾波器的設 計技巧和濾波器的設計方法。對於TD-SCDMA來說，隨著載波數越來越多，如何節省多通道 濾波，載波疊加消耗的資源變成一個緊急而又重要的任務。
現有技術中存在介紹等波紋濾波器的設計方法，但是沒有提到等波紋FIR濾波器 如何能更好的結合CIC (Cascaded Integrator Comb，梳狀濾波器)濾波器，設計多通道的 RRC濾波器。申請文件20061008598. 0《一種通用可編程數字濾波器及其工作方法》涉及一種 通用可編程數字濾波器及其工作方法，提出了數字濾波器比模擬濾波器穩定性，抗幹擾能 力和精度提高很多，同時僅僅提到了數字濾波的通用實現結構，但是沒有提及如何在多通 道的系統中有效工作和節省資源。綜上所述，現有技術中採用直接濾波內插架構，隨著載波數量的不斷增加，耗費的 FPGA資源越來越多，系統很難實現；同時現有技術大多僅局限於理論上通用濾波器的結構 和設計方法，沒有針對通道眾多的濾波器設計方法。因此，有必要提出一種技術方案，實現 多載波、多天線、多頻段上實現中頻濾波，同時濾波器資源消耗也遠小於傳統濾波器的設計 方法，能有效降低FPGA硬體資源的使用。
發明內容
本發明的目的旨在至少解決上述技術缺陷之一，特別通過降低CIC的級數，多個 載波使用同一個濾波器完成濾波功能，本發明實施例提出的多級濾波器的設計方案，使得 設計的濾波器階數在FPGA可實現的範圍內，EVM(Error Vector Magnitude，誤差矢量幅度) 等指標也可以滿足協議要求。為了達到上述目的，本發明的實施例一方面提出了一種多載波級聯濾波器的設計 方法，包括以下步驟根據物理層信號速率fsO和中頻速率fs2，確定濾波器的內插倍數N以及兩級中頻 速率點fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW為多載波系統的帶寬，N2 = fs2/fsl，根 據濾波器內插的倍數N，設計PHR(ProgrammeFinite Impulse Response，可編程的有限脈 衝響應)濾波器的內插倍數mi、CIC濾波器的內插倍數W2以及鏡像抑制濾波器upfilter 的內插倍數 N2，N = N1*N2，Nl = N11*N12 ；根據濾波器內插的倍數，設計得到PHR和CIC濾波器級聯的組合濾波器完成頻譜 成型，其中CIC能抑制PHR濾波器的鏡像大於預定門限值；對經所述PHR和CIC濾波器級聯的組合濾波器濾波後的多載波信號進行多載波 疊加，經所述鏡像抑制濾波器upfilter濾波後輸出。本發明的實施例另一方面還提出了一種多載波級聯濾波器的設計裝置，包括配置 模塊、設計模塊以及疊加濾波模塊所述配置模塊，用於根據物理層信號速率fsO和中頻速率fs2，確定濾波器的內插 倍數N以及兩級中頻速率點fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW為多載波系統的帶 寬，N2 = fs2/fsl，根據濾波器內插的倍數N，設計PHR濾波器的內插倍數N11、CIC濾波器 的內插倍數附2以及鏡像抑制濾波器upfilter的內插倍數N2，N = N1*N2,N1 = N11*N12 ；所述設計模塊，用於根據濾波器內插的倍數，設計得到PHR和CIC濾波器級聯的 組合濾波器完成頻譜成型，其中CIC能抑制PHR濾波器的鏡像大於預定門限值；所述疊加濾波模塊，用於對經所述PHR和CIC濾波器級聯的組合濾波器濾波後的 多載波信號進行多載波疊加，經所述鏡像抑制濾波器upfilter濾波後輸出。
本發明的實施例提出的技術方案，通過採用了多級濾波器的設計，使得設計的濾 波器階數在FPGA可實現的範圍內，信號的內插倍數，EVM等指標也可以滿足協議要求。此 外，本發明提出的技術方案，能實現多載波、多天線、多頻段上實現中頻濾波，同時濾波器資 源消耗也遠小於傳統濾波器的設計方法，能有效降低FPGA硬體資源的使用。本發明提出的 上述方案，對現有系統的改動很小，不會影響系統的兼容性，而且實現簡單、高效。本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變 得明顯，或通過本發明的實踐了解到。
本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變 得明顯和容易理解，其中圖1為TD-SCDMA系統多載波濾波疊加原理圖；圖2為TD-SCDMA系統多載波內插抽取原理圖；圖3為本發明實施例多載波級聯濾波器的設計方法的流程圖；圖4為多載波3級濾波器設計架構圖；圖5為組合濾波器的3dBc壓縮點的頻譜圖；圖6為鏡像抑制示意圖；圖7為RRC濾波器的頻譜模版圖；圖8為內插後的頻譜圖；圖9為3倍內插濾波器頻譜圖；圖10為通帶波紋小於0. OldBc的頻譜圖；圖11為鏡像抑制之後的頻譜圖；圖12為本發明提出的TD-SCDMA多級濾波器內插設計架構圖；圖13為本發明提出的TD-SCDMA多級濾波抽取設計架構圖；。圖14為TD-SCDMA多級濾波器設計架構解析後的星座圖；圖15為本發明多載波內插濾波器設計的執行流程圖；圖16為本發明實施例多載波級聯濾波器的設計裝置的結構示意圖。
具體實施例方式下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終 相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附 圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。為了實現本發明之目的，本發明公開了一種多載波級聯濾波器的設計方法，包括 以下步驟根據物理層信號速率fsO和中頻速率fs2，確定濾波器的內插倍數N以及兩級中頻 速率點fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW為多載波系統的帶寬，N2 = fs2/fsl，根 據濾波器內插的倍數N，設計PHR濾波器的內插倍數N11、CIC濾波器的內插倍數W2以及 鏡像抑制濾波器upfilter的內插倍數N2，N = N1*N2,N1 = N11*N12 ；根據濾波器內插的倍 數，設計得到PHR和CIC濾波器級聯的組合濾波器完成頻譜成型，其中CIC能抑制PHR濾波器的鏡像大於預定門限值；對經所述PHR和CIC濾波器級聯的組合濾波器濾波後的多載 波信號進行多載波疊加，經所述鏡像抑制濾波器upfilter濾波後輸出。如圖3所示，為本發明實施例多載波級聯濾波器的設計方法的流程圖，包括以下 步驟S301 確定濾波器的內插倍數N以及兩級中頻速率點。在步驟S301中，根據物理層信號速率fsO和中頻速率fs2，確定濾波器的內插倍數 N以及兩級中頻速率點fsl、fs2，其中，N = fs2/fs0, fsl > Bff, BW為多載波系統的帶寬， N2 = fs2/fsl，根據濾波器內插的倍數N，設計PHR濾波器的內插倍數mi、CIC濾波器的 內插倍數附2以及鏡像抑制濾波器upfilter的內插倍數N2，N = N1*N2, Nl = N11*N120作為本發明的實施例，對於TD-SCDMA系統而言，物理層速率比較低，只有 1. ^MHZ。隨著TD-SCDMA支持的載波數量越來越多，因此要求的中頻速率越來越高，使得中 頻的內插倍數增加。高速多載波的中頻設計需要耗費大量的FPGA資源，為此節省中頻FPGA 耗費的資源成為中頻算法設計的一個核心工作。在本發明的實施例中，將以中頻72倍內插為例，說明多載波節省資源的設計架構 和濾波器係數設計方法。72倍內插可以分解為N = N1*N2。物理層到中頻的N倍內插，由 於內插因子比較高，一般會採用CIC濾波器，完成比較多的內插工作，同時還需要設計一個 PHR對CIC的衰落進行補償的同時完成頻譜成型。CIC+PFIR完成頻譜成型和速率的提升，末級再增加一個鏡像抑制濾波器 upfilter,完成N2倍內插和鏡像的抑制。由於末級濾波器係數upfilter處於一個較高的 速率，時分復用的通道數比較少，所以節省末級濾波器係數卷積消耗的乘法器成為本發明 的一個顯著效果。通過把頻譜搬移的工作，即NCO(Numerical Controlled Oscillator，數 控振蕩器)產生的頻率和每一個通道的濾波信號卷積，搬到末級濾波之前，頻譜搬移完成 之後再進行末級濾波，此時多通道的末級濾波只需要一個濾波器即可，大大節省了末級濾 波所消耗的乘法器個數，數據處理如下式所示
權利要求
1.一種多載波級聯濾波器的設計方法，其特徵在於，包括以下步驟根據物理層信號速率fsO和中頻速率fs2，確定濾波器的內插倍數N以及兩級中頻速率 點fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW為多載波系統的帶寬，N2 = fs2/fsl，根據濾 波器內插的倍數N，設計PHR濾波器的內插倍數N11、CIC濾波器的內插倍數W2以及鏡像 抑制濾波器upfilter的內插倍數N2，N = N1*N2, Nl = N11*N12 ；根據濾波器內插的倍數，設計得到PHR和CIC濾波器級聯的組合濾波器完成頻譜成 型，其中CIC濾波器能抑制PHR濾波器的鏡像大於預定門限值；對經所述PHR和CIC濾波器級聯的組合濾波器濾波後的多載波信號進行多載波疊加， 經所述鏡像抑制濾波器upfilter濾波後輸出。
2.如權利要求1所述的多載波級聯濾波器的設計方法，其特徵在於，所述PFIR濾波器 的內插倍數mi與所述CIC濾波器的內插倍數W2的關係為N12 > 2*mi，所述預定門限值 為 70dBc。
3.如權利要求2所述的多載波級聯濾波器的設計方法，其特徵在於，設計得到PHR和 CIC濾波器級聯的組合濾波器包括設計出一個理想的Ideal-PFIR濾波器，其內插倍數為Nll ；設計出CIC濾波器，其內插倍數為N21，根據所述CIC濾波器，設計一個補償CIC失真的 反正弦低通濾波器hv-SINC ；將所述Ideal-PFIR濾波器係數和hv_SINC濾波器係數卷積得到PHR的濾波器係數， 根據所述PHR的濾波器係數設計PHR濾波器，將所述PHR濾波器與所述CIC濾波器級聯 得到所述PHR和CIC濾波器級聯的組合濾波器。
4.如權利要求3所述的多載波級聯濾波器的設計方法，其特徵在於，所述BW= 1. 6MHZ*K，其中1. 6MHZ為單載波系統的帶寬，K為載波數。
5.如權利要求4所述的多載波級聯濾波器的設計方法，其特徵在於，所述PHR濾波器 的內插倍數為3 ；所述CIC濾波器的內插倍數為8，所述CIC濾波器為5級的CIC濾波器；所 述鏡像抑制濾波器upfilter的內插倍數為3，所述鏡像抑制濾波器upfilter的鏡像抑制大 於70dBc，通帶波紋小於0. OldBc0
6.一種多載波級聯濾波器的設計裝置，其特徵在於，包括配置模塊、設計模塊以及疊加 濾波模塊所述配置模塊，用於根據物理層信號速率fsO和中頻速率fs2，確定濾波器的內插倍數 N以及兩級中頻速率點fsl、fs2，其中，N = fs2/fs0, fsl > Bff, BW為多載波系統的帶寬， N2 = fs2/fsl，根據濾波器內插的倍數N，設計PHR濾波器的內插倍數mi、CIC濾波器的 內插倍數附2以及鏡像抑制濾波器upfilter的內插倍數N2，N = N1*N2, Nl = N11*N12 ；所述設計模塊，用於根據濾波器內插的倍數，設計得到PFIR和CIC濾波器級聯的組合 濾波器完成頻譜成型，其中CIC能抑制PHR濾波器的鏡像大於預定門限值；所述疊加濾波模塊，用於對經所述PHR和CIC濾波器級聯的組合濾波器濾波後的多載 波信號進行多載波疊加，經所述鏡像抑制濾波器upfilter濾波後輸出。
7.如權利要求6所述的多載波級聯濾波器的設計裝置，其特徵在於，所述配置模塊配 置的所述PHR濾波器的內插倍數mi與所述cic濾波器的內插倍數m2的關係為m2 > 2*N11，所述預定門限值為70dBc。
8.如權利要求7所述的多載波級聯濾波器的設計裝置，其特徵在於，所述設計模塊設 計得到PHR和CIC濾波器級聯的組合濾波器包括所述設計模塊設計出一個理想的Ideal-PHR濾波器，其內插倍數為Nll ；所述設計模塊設計出CIC濾波器，其內插倍數為N21，根據所述CIC濾波器，設計一個補 償CIC失真的反正弦低通濾波器hv-SINC ；所述設計模塊將所述Ideal-PHR濾波器係數和hv_SINC濾波器係數卷積得到PHR 的濾波器係數，根據所述PHR的濾波器係數設計PHR濾波器，將所述PHR濾波器與所述 CIC濾波器級聯得到所述PHR和CIC濾波器級聯的組合濾波器。
9.如權利要求8所述的多載波級聯濾波器的設計裝置，其特徵在於，所述BW= 1. 6MHZ*K，其中1. 6MHZ為單載波系統的帶寬，K為載波數。
10.如權利要求9所述的多載波級聯濾波器的設計裝置，其特徵在於，所述PHR濾波 器的內插倍數為3 ；所述CIC濾波器的內插倍數為8，所述CIC濾波器為5級的CIC濾波器； 所述鏡像抑制濾波器upfilter的內插倍數為3，所述鏡像抑制濾波器upfilter的鏡像抑制 大於70dBc，通帶波紋小於0. OldBc0
全文摘要
本發明的實施例提出了一種多載波級聯濾波器的設計方法，包括根據物理層信號速率fs0和中頻速率fs2，確定濾波器的內插倍數N以及兩級中頻速率點fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW為多載波系統的帶寬，N2＝fs2/fs1；根據濾波器內插的倍數，設計得到PFIR和CIC濾波器級聯的組合濾波器完成頻譜成型，其中CIC能抑制PFIR濾波器的鏡像大於預定門限值；對經所述PFIR和CIC濾波器級聯的組合濾波器濾波後的多載波信號進行多載波疊加，經所述鏡像抑制濾波器upfilter濾波後輸出。本發明的實施例提出的技術方案，能實現多載波、多天線、多頻段上實現中頻濾波，同時濾波器資源消耗也遠小於傳統濾波器的設計方法，能有效降低FPGA硬體資源的使用。
文檔編號H04L25/02GK102148790SQ20101911405
公開日2011年8月10日 申請日期2010年2月5日 優先權日2010年2月5日
發明者傅鵬程, 李大慶, 楊明, 熊軍, 熊芳, 陳東 申請人:大唐移動通信設備有限公司