實時積分漂移補償交替式積分器及其誤差控制方法
2023-09-22 03:06:30 1
專利名稱：實時積分漂移補償交替式積分器及其誤差控制方法
技術領域：
本發明涉及積分器領域，具體地說是涉及一種工作時間長達IOOOs的實時積分漂移補償交替式積分器及其誤差控制方法。
背景技術：
電子積分器是一種能夠使任意時刻的輸出值等於輸入信號在該時刻以前的所有輸入值的總和的電子設備，被應用於多種場合。在託克馬克實驗中，通常利用磁感應原理來測量裝置內部的磁場和磁通，因此需要用積分器對磁探針、羅柯線圈和單匝環輸出的微分信號進行積分，從而進行等離子體的診斷和位形控制。通常採用如
圖1所示的模擬積分器，其積分誤差主要包括零點漂移、電容洩漏誤差和非線性誤差。其中，由於運算放大器的輸入失調電壓L輸入失調電流1s和輸入偏置電流Ib作為等效輸入偏移量被積分，並且漂移量隨著積分時間的增加而增大，這部分誤差稱之為零點漂移，是積分誤差的主要組成部分。此外運放及元器件的非線性、積分電容的介質損耗與洩漏電阻的存在，會導致積分器還存在非線性誤差和電容洩漏誤差。為了減小積分器的積分誤差，各國採用了不同的方法設計積分器，主要有以下幾種:韓國的KSTAR裝置採用ADC-register — DAC(模數轉換器一寄存器一數模轉換器)模塊對積分器進行補償，利用寄存器來保存以往的積分誤差，設計了模擬積分器。日本的JT-60裝置採用VFC - UDC (電壓頻率轉換器一計數器)模塊和DSP (數位訊號處理器)構建了數字積分器。美國的Dil1-D研製了基於DSP (數位訊號處理器)和高速ADC (模數轉換器)的數字積分器，將模擬信號轉換為數位訊號後，利用數位訊號處理器進行積分，對積分誤差的控制是通過DSP內的程序來進行的。目前國內外普遍採用固定漂移補償或用前一段時間的誤差來補償本次工作的誤差來設計積分器。這些類型的積分器在短時間內和穩定的電磁環境中得到較好的結果，但是對於長時間和較大電磁幹擾的條件下具有一定的局限性。中國科學院等離子體物理研究所自行研製的託克馬克裝置EAST，具有長脈衝、高參數、電磁環境複雜等特點，因此需要設計一種能夠在長時間工作下保持低積分誤差的積分器。本發明人在此之前設計完成了一種「實時積分漂移補償型積分器」的設計方案，如圖2。該積分器利用雙運算放大器的一路運算放大器對輸入信號積分，另一路運算放大器對參考地積分，然後使用儀表放大器對兩路輸出信號進行相減。具體方案如圖2，輸入信號輸入到積分器a中的運算放大器的反相輸入端，積分器b中的運算放大器的反相輸入端接參考地，積分器a與積分器b中的運算放大器的同相輸入端接地，積分器a、積分器b中的運算放大器的輸出端分別接到儀表放大器的第1、第2運算放大器的同相端。該積分器的工作分兩個階段:—:積分電容清零階段對積分電路a、b分別進行積分電容清零。如圖2所示，開關kl、k3閉合，開關k2、k4斷開。這時，電阻對電容洩放，洩放掉積分電容上的電荷。使得積分開始工作時刻，電容兩端的初始值為零。二:積分工作階段當工作狀態控制信號給出，開關kl、k3斷開，開關k2、k4閉合，這時，積分器開始進入積分工作階段。積分器a電路對輸入信號進行積分，積分電阻為Ra，Vi (t)是輸入信號；積分器b對參考地進行積分，即輸入為零，積分電阻為Rb。對於單個模擬積分器的輸出為
權利要求
1.一種實時積分漂移補償交替式積分器，其特徵在於:包括有兩路積分單元，以實時積分漂移補償型積分器作為一個積分單元，兩路積分單元的信號輸入端通過開關模塊一交替與微分信號接通，兩路積分單元分時間段對微分信號進行積分，兩路積分單元輸出的信號分別經開關模塊二交替接入模數轉換器轉換為數位訊號，兩路數位訊號共同接入現場可編程門陣列，該數位訊號在現場可編程門陣列中完成信號的保持及累加，完成積分信號的拼接，最後通過數模轉換器轉換成模擬信號用於輸出。
2.根據權利要求1所述的實時積分漂移補償交替式積分器，其特徵在於:所述的開關模塊一、二為雙路單刀雙擲開關。
3.根據權利要求1所述的實時積分漂移補償交替式積分器，其特徵在於:所述的模數轉換器和數模轉換器採用採樣位數為16位的雙極性晶片。
4.根據權利要求1所述的實時積分漂移補償交替式積分器，其特徵在於:所述的現場可編程門陣列為Altera公司的Cyclone II系列FPGA。
5.一種基於權利要求1所述實時積分漂移補償交替式積分器的控制積分誤差的誤差控制方法，其特徵在於，具體包括以下內容: T為一個工作周期，以nT時刻後的一個周期為例:在nT時刻，積分單元B的輸入接地，積分單元A的輸入接入微分信號，積分單元A已於nT- T時刻開始進入積分狀態，同時將nT時刻的積分單元B的輸出值Vb(nT)保持在FPGA的保持累加器中，在[nT，nT+T/2]時間段內，在FPGA中完成值Vb (nT)與積分單元A的輸出值的相加，積分單元B於nT+ t時刻開始進入電容洩放狀態； 在nT+T/2時刻，積分單元A的輸入接地，積分單元B的輸入端接微分信號，積分單元B已於nT+(T/2- T )時刻開始進入積分狀態，同時將nT+T/2時刻的積分單元A的輸出值Va(nT+T/2)保持在FPGA的保持累加器中，在[nT+T/2，nT+T]時間段內，在FPGA中完成值值Va(nT+T/2)與積分單元B的輸出值的相加，積分單元A於nT+(T/2+T)時刻開始進入電容洩放狀態。
全文摘要
本發明公開了一種實時積分漂移補償交替式積分器及其誤差控制方法，包括實時補償型積分單元、現場可編程門陣列(FPGA)模塊、開關模塊、模數轉換器(ADC)模塊和數模轉換器(DAC)模塊，實時補償型積分單元採用實時積分漂移補償型積分器，開關模塊採用雙路單刀雙擲開關，兩路實時補償型積分單元分時間段對微分信號進行交替積分，積分單元輸出的信號經ADC轉換為數位訊號，數位訊號在FPGA中完成信號的保持及累加，完成積分信號的拼接，最後通過DAC轉換成模擬信號用於輸出。本發明可以解決模擬積分器存在的零點漂移、電容洩漏誤差、非線性誤差及運放飽和問題。
文檔編號H03K19/00GK103199844SQ201310094898
公開日2013年7月10日 申請日期2013年3月22日 優先權日2013年3月22日
發明者劉冬梅, 萬寶年, 陳波, 趙衛忠 申請人:合肥工業大學